計(jì)算機(jī)組成原理課程設(shè)計(jì)報(bào)告-基于vhdl的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn)(存儲(chǔ)版)
【正文】 TD_LOGIC。 SIGNAL S1:STD_LOGIC。 基于 VHDL的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn) 第 22 頁 共 22 頁 。 LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。 END ENTITY CDKZQ。 LED=FLOWER。 CURRENT_STATE=S5。 CURRENT_STATE=S1。 CONSTANT F3:STD_LOGIC_VECTOR(15 DOWNTO 0):=0011001100110011。 CLR:IN STD_LOGIC。 end if。 else temp:=temp+39。139。 entity sxkz is port(chose_key:in std_logic。下載與測(cè)試是本次課設(shè)最后也是最重要的因?yàn)榍懊娉绦虻恼_為下載和測(cè)試做好了準(zhǔn)備并使得可以順利的進(jìn)行達(dá)到課設(shè)的預(yù)期效果和目的 5 結(jié)論 基于 VHDL的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn) 第 14 頁 共 22 頁 用 VHDL 進(jìn)行設(shè)計(jì)，首先應(yīng)該理解， VHDL 語言是一種全方位硬件描述語言，包括系統(tǒng)行為級(jí)，寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次。 其仿真波形如圖 3 所示 ,模塊符號(hào)如圖 4 所示。 (2)時(shí)間選擇器 時(shí)間選擇器實(shí)際上是兩個(gè)分頻器 ,其中一個(gè)頻率是另一個(gè)頻率的兩倍。應(yīng)充分利用 DL “自頂向下” 的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概層次概念對(duì)于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用它使得人們可以從簡(jiǎn)單的單元入手 ,逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng) 。 EDA 代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向 ,其基本特征是設(shè)計(jì)人員以計(jì)算機(jī)為工具 ,按照自頂向下的設(shè)計(jì)方法 ,對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分 ,由硬件描述語言完成系統(tǒng)行為級(jí)設(shè)計(jì) ,利用先進(jìn)的開發(fā)工具自動(dòng)完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局布線（ PAR， Place And Route）、 仿真及特定目標(biāo)芯片的適配編譯和編程下載 ,這被稱為數(shù)字邏輯電路的高層次設(shè)計(jì)方法。應(yīng)充分利用 VHDL“自頂向下”的 基于 VHDL的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn) 第 8 頁 共 22 頁 設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概念，層次概念對(duì)于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用的。 用 VHDL 語言進(jìn) 行數(shù)字邏輯電路和數(shù)字系統(tǒng)的設(shè)計(jì) ,是電子電路設(shè)計(jì)方法上的一次革命性變革。 彩燈 。同時(shí)減少了設(shè)計(jì)芯片的數(shù)量、縮小了體積、降低了功 耗、提高了設(shè)計(jì)的靈活性、可靠性和可擴(kuò)展性。 要求： （ 1）通過對(duì)相應(yīng)文獻(xiàn)的收集、分析以及總結(jié)，給出相應(yīng)課題的背景、意義 及現(xiàn)狀研究分析。通過設(shè)計(jì)到模擬仿真實(shí)驗(yàn)，流程一目了然?，F(xiàn)介紹了以 VHDL 為基礎(chǔ)的十六路彩燈控制系統(tǒng)。 關(guān)鍵詞 : VHDL。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用 VHDL對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表，下載到具體的 CPLD器件中去，從而實(shí)現(xiàn)可編程的專用集成電路（ ASIC）的設(shè)計(jì) 。 用 VHDL 進(jìn)行設(shè)計(jì)，首先應(yīng)該理解， VHDL 語言是一種全方位硬件描述語言，包括系統(tǒng)行為級(jí)，寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次。利用 EDA 工具 ,電子設(shè)計(jì)師從概念、算法、協(xié)議開始設(shè)計(jì)電子系統(tǒng) ,從電路設(shè)計(jì)、性能分析直到 IC 版圖或 PCB 版圖生成的全過程均可在計(jì)算機(jī)上自動(dòng)完成。 設(shè)計(jì)原理 用 VHDL 進(jìn)行設(shè)計(jì) ,首先應(yīng)該了解 ,VHDL 語言一種全方位硬件描述語言 ,包括系統(tǒng)行為級(jí) ,寄存?zhèn)鬏敿?jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次。 3 模塊設(shè)計(jì)及其功能 子模塊及其功能 本次設(shè)計(jì)分為四個(gè)子模塊 ,即十六路彩燈花樣控制器、 四頻率輸出分頻器 ,四選一控制器和時(shí)間選擇器 ,其子模塊及其功能如下 : (1)四頻率輸出分頻器 在本次設(shè)計(jì)中 ,只設(shè)計(jì)了四種花樣 ,要求這四種花樣以不同的頻率顯示 ,而只有一個(gè)輸入的時(shí)鐘信號(hào) ,所以對(duì)所輸入的時(shí)鐘信號(hào)進(jìn)行 2 分頻 ,4 分頻 ,8 分頻 ,16 分頻 ,得到四種頻率信號(hào) ,CLKDIV 模塊用來完成此功能。 P2 進(jìn)程能進(jìn)行彩燈的圖案控制 ,改變 s 的位數(shù)即可改變要控制圖案的數(shù)目 ,改變輸出變量 Q 的組合即可變幻彩燈圖案。 經(jīng)檢查沒有錯(cuò)誤后下載成功在開發(fā)板上連線后成功實(shí)現(xiàn)程序開發(fā)板上的燈按照程序依次亮滅。 use 。 begin if clr=39。 cllk=not cllk。 end if。 ENTITY XSKZ IS PORT(CLK:IN STD_LOGIC。 基于 VHDL的彩燈控制器設(shè)計(jì)與實(shí)現(xiàn) 第 18 頁 共 22 頁 CONSTANT F2:STD_LOGIC_VECTOR(15 DOWNTO 0):=1010101010101010。 ELSIF RISING_EDGE(CLK) THEN CASE CURRENT_STATE IS WHEN S0= FLOWER=ZZZZZZZZZZZZZZZZ。 WHEN S4= FLOWER=F4。 END PROCESS。 LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。 CLR:IN STD_LOGIC。 endcolor。 BEGIN U1:SXKZ PORT MAP(CHOSE_KEY,CLK_IN,CLR,S1)。 CLR:IN STD_LOGIC。 USE 。 WHEN S6= FLOWER=F6。 WHEN S2= FLOWER=F2。 CONSTANT F6:STD_LOGIC_VECTOR(15 DOWNTO 0):=1101101101100110。 ARCHITECTURE ART OF XSKZ IS TYPE STATE IS(S0,S1,S2,S3,S4,S5,S6)。 clk=cllk。 else if temp=111then 基于 VHD
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