【正文】 用例 84 的方式構(gòu)成一個單進程狀態(tài)，使輸出信號得到可靠鎖存，在相同輸入信號條件下，給出兩程序的仿真波形。 BEGIN PROCESS(CLK,RESET) 單一進程 BEGIN IF RESET=39。 THEN STX=st1。039。 WHEN st2= IF DATAIN=39。 END IF。 ELSE Q=01001。 THEN Q=11101。 END behav。 8 個模擬信號通道地址鎖存信號 START:OUT STD_LOGIC。 SIGNAL REGL: STD_LOGIC_VECTOR(7 DOWNTO 0)。則進入通道INI Q=REGL。OE=39。039。LOCK=39。 END IF。139。OE=39。139。 END IF。 來自 0809 轉(zhuǎn)換好的 8 位數(shù)據(jù) CLK: IN STD_LOGIC。 8 位數(shù)據(jù)輸出 END ADCINT。 數(shù)據(jù)輸出三態(tài)控制信號 BEGIN ADDA=39。 COM: PROCESS(current_state,EOC,CLK) BEGIN 規(guī)定各狀態(tài)轉(zhuǎn)換方式 CASE current_state IS WHEN st0= ALE0=39。 next_state=st1。039。 OE0=39。039。開啟 OE，輸出轉(zhuǎn)換好的數(shù)據(jù) WHEN st4= ALE0=39。next_state=st0。LOCK0=LOCK。 END IF。 END behav。 END AD0809。 SIGNAL LOCK: STD_LOGIC。c_state=current_state。 WHEN st3= next_state=st4。) THEN current_state=next_state。 END PROCESS LATCH1。EVENT THEN REGL=D。EVENT AND CLK=39。 EOC=1 表明轉(zhuǎn)換結(jié)束 ELSE next_state=st2。 OE=current_state(2)。 CONSTANT st4: STD_LOGIC_VECTOR(4 DOWNTO 0):=00110。 c_state:OUT STD_LOGIC_VECTOR(4 DOWNTO 0)。 END IF。139。 THEN ALE=ALE0。OE0=39。139。 END IF。LOCK=39。039。OE0=39。則進入通道INI Q=REGL。 8 個模擬信號通道地址鎖存信號 SIGNAL START0: STD_LOGIC。 信號通道最低位控制信號 LOCK0: OUT STD_LOGIC。 USE 。 AND LOCK39。 REG:PROCESS(CLK) BEGIN IF(CLK39。LOCK=39。039。) THEN next_state=st3。START=39。139。LOCK=39。模擬信號進入通道 IN0；當(dāng) ADDA=39。 ARCHITECTURE behav OF ADCINT IS TYPE states IS(st0,st1,St2,st3,st4)。 狀態(tài)機工作時鐘 EOC: IN STD_LOGIC。 END IF。 IF DATAIN=39。039。 THEN Q=10101。 ELSE Q=10100 。 END IF。 THEN CASE STX IS WHEN st0= IF DATAIN=39。 ARCHITECTURE behav OF MEALY1 IS TYPE states IS (st0,st1,st2,st3,st4)。 END PROCESS COM。 END IF。END IF。 END IF。 BEGIN REG: PROCESS(CLK,RST) BEGIN IF RST=39。解：【 例 84】的改寫如下： LIBRARY IEEE。 應(yīng)改成“if sel= 39。)。 程序 2: Architecture one of sample is variable a，b，c:integer。 （2）重載算符有何用處? 用于兩個不同類型的操作數(shù)據(jù)自動轉(zhuǎn)換成同種數(shù)據(jù)類型，并進行運算處理?！?）電平觸發(fā)復(fù)位信號……………………. ARCHITECTURE bhv 0F DFF3 IS SIGNAL :STD_LOGIC。解：邊沿觸發(fā)復(fù)位信號要將復(fù)位信號放在進程的敏感信號表中。變量不能將信息帶出對它做出定義的當(dāng)前結(jié)構(gòu)。 COUT=QI。 ELSIF CLK39。END CNT16。設(shè)計含有異步清零和計數(shù)使能的 16 位二進制加減可控計數(shù)器。C:OUT STD_LOGIC)。Q1,Q2:OUT STD_LOGIC)。USE 。SIGNAL d,e,f: STD_LOGIC。diffr,sub_out:OUT STD_LOGIC)。WHEN OTHERS = NULL。WHEN 10 = diff=39。PROCESS(xyz)BEGIN CASE xyz ISWHEN 00 = diff=39。USE 。USE 。END IF。USE 。END PROCESS。 輸入信號 s0,s1:IN STD_LOGIC。 時，分別有 y=39。WHEN OTHERS =NULL。ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。ELSIF (S=10) TH EN y=c。 LIBRARY IEEE。139。039。第四章41：畫出與下例實體描述對應(yīng)的原理圖符號元件： ENTITY buf3s IS 實體 1：三態(tài)緩沖器 PORT (input : IN STD_LOGIC 。電可擦除編程工藝的優(yōu)點是編程后信息不會因掉電而丟失，但編程次數(shù)有限，編程的速度不快。 33 什么是基于查找表的可編程邏輯結(jié)構(gòu)? P40~41答：FPGA（現(xiàn)場可編程門陣列）是基于查找表的可編程邏輯結(jié)構(gòu)。 24 FPGA/CPLD 在 ASIC 設(shè)計中有什么用途? P16,18答：FPGA/CPLD 在 ASIC 設(shè)計中，屬于可編程 ASIC 的邏輯器件；使設(shè)計效率大為提高，上市的時間大為縮短。IP 與 EDA 技術(shù)的關(guān)系是什么? 答：IP 在 EDA 技術(shù)開發(fā)中具有十分重要的地位；與 EDA技術(shù)的關(guān)系分有軟 IP、固 IP、硬 IP：軟 IP 是用 VHDL 等硬件描述語言描述的功能塊，并不涉及用什么具體電路元件實現(xiàn)這些功能；軟 IP 通常是以硬件描述語言 HDL 源文件的形式出現(xiàn)。(4)從邏輯門表示轉(zhuǎn)換到版圖表示(ASIC 設(shè)計)，或轉(zhuǎn)換到 FPGA 的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。FPGA 和 CPLD 的應(yīng)用是 EDA 技術(shù)有機融合軟硬件電子設(shè)計技術(shù)、SoC（片上系統(tǒng)）和 ASIC 設(shè)計，以及對自動設(shè)計與自動實現(xiàn)最典型的詮釋。綜合器在將 VHDL(硬件描述語言 )表達的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過程中，具有明顯的能動性和創(chuàng)造性，它不是機械的一一對應(yīng)式的“ 翻譯” ，而是根據(jù)設(shè)計庫、工藝庫以及預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計。 14 在 EDA 技術(shù)中，自頂向下的設(shè)計方法的重要意義是什么? P7~10答：在 EDA 技術(shù)應(yīng)用中，自頂向下的設(shè)計方法，就是在整個設(shè)計流程中各設(shè)計環(huán)節(jié) 逐步求精的過程。 23 敘述 ASIC 的設(shè)計方法。 ） ；HDL 綜合器（作用：HDL 綜合器 根據(jù)工藝庫和約束條件信息，將設(shè)計輸入編輯器提供的信息轉(zhuǎn)化為目標(biāo)器件硬件結(jié)構(gòu)細節(jié)的信息，并在數(shù)字電路設(shè)計技術(shù)、化簡優(yōu)化算法以及計算機軟件等復(fù)雜結(jié)體進行優(yōu)化處理） ；仿真器（作用：行為模型的表達、電子系統(tǒng)的建模、邏輯電路的驗證及門級系統(tǒng)的測試） ；適配器（作用：完成目標(biāo)系統(tǒng)在器件上的布局和布線） ；下載器（作用：把設(shè)計結(jié)果信息下載到對應(yīng)的實際器件，實現(xiàn)硬件設(shè)計） 。克服傳統(tǒng)的外探針測試法和“ 針床” 夾具測試法來無法對 IC 內(nèi)部節(jié)點無法測試的難題。大部分 FPGA 采用該種編程工藝。 輸出端END buf3x 。；s1=39。和 s1=39。 輸入選擇信號 a,b,c,d:IN STD_LOGIC。END IF。輸出端END MUX41。END ART。b39。ARCHITECTURE ONE