【正文】 ISPORT(a1,a2,a3:IN STD_LOGIC。139。WHEN “11” = y=d。USE 。ELSIF (S=01) TH EN y=b。 分別執(zhí)行y=a、 y=b、y=c 、y=d。 ；s1=39。選擇控制的信號 s1 和 s0 的數(shù)據(jù)類型為 STD_LOGIC_VECTOR；當 s1=39。MAX II 系列屬于 CPLD 類型的 PLD 器件；編程信息存于 EEPROM 中。CPLD 被編程后改變了電可擦除存儲單元中的信息，掉電后可保存。 32 什么是基于乘積項的可編程邏輯結構? P33~34，40答：GAL、CPLD 之類都是基于乘積項的可編程結構；即包含有可編程與陣列和固定的或陣列的 PAL（可編程陣列邏輯） 器件構成。半定制法按邏輯實現(xiàn)的方式不同，可再分為門陣列法、標準單元法和可編程邏輯器件法。 22 IP 是什么 ?IP 與 EDA 技術的關系是什么? P24~26IP 是什么? 答：IP 是知識產(chǎn)權核或知識產(chǎn)權模塊，用于 ASIC 或 FPGA/CPLD 中的預先設計好的電路功能模塊。(3) 從 RTL 級表示轉換到邏輯門(包括觸發(fā)器) 的表示，即邏輯綜合。FPGA 和 CPLD 通常也被稱為可編程專用IC，或可編程 ASIC。 13 什么是綜合?有哪些類型?綜合在電子設計自動化中的地位是什么? P5什么是綜合? 答：在電子設計領域中綜合的概念可以表示為：將用行為和功能層次表達的電子系統(tǒng)轉換為低層次的便于具體實現(xiàn)的模塊組合裝配的過程。 15 IP 在 EDA 技術的應用和發(fā)展中的意義是什么? P11~12答：IP 核具有規(guī)范的接口協(xié)議，良好的可移植與可測試性 ，為系統(tǒng)開發(fā)提供了可靠的保證。 P18~19答：ASIC 設計方法, 按版圖結構及制造方法分有半定制(Semicustom)和全定制(Fullcustom)兩種實現(xiàn)方法。第三章 31 OLMC（輸出邏輯宏單元）有何功能?說明 GAL 是怎樣實現(xiàn)可編程組合電路與時序電路的。 36 解釋編程與配置這兩個概念。該類器件的編程一般稱為配置。ENTITY mux21 IS 實體 2： 2 選 1 多路選擇器PORT (in0, in1, sel : IN STD_LOGIC。039。139。 輸入信號 y:OUT STD_LOGIC)。EDN PROCESS。ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINCASE s ISWHEN “00” = y=a。43. 圖 331 所示的是雙 2 選 1 多路選擇器構成的電路 MUXK，對于其中 MUX21A，當 s=39。試在一個結構體中用兩個進程來表達此電路，每個進程中用 CASE 語句描述一個 2 選 1 多路選擇器 MUX21A。BEGINPR01:PROCESS(s0)BEGINCase s0 is When ‘0’ =tmp=a2。END PROCESS。輸出端END ENTITY。END ARCHITECTURE ONE。END ENTITY or2a。END ENTITY h_subber。WHEN 01 = diff=39。WHEN 11 = diff=39。頂層文件： 實現(xiàn)一位全減器LIBRARY IEEE。END COMPONENT。END ARCHITECTURE ONE。E,OUT:OUT STD_LOGIC)。Q:OUT STD_LOGIC)。u2: D PORT MAP(D=BB。ENTITY CNT16 ISPORT(CLK,RST,EN:IN STD_LOGIC。 THEN 計數(shù)器異步復位 QI:=(OTHERS=39。 計數(shù)器加一 ELSE QI=QI1。 62 δ 是什么 ?在 VHDL 中， δ 有什么用處?P152δ 是什么? 答：在 VHDL 仿真和綜合器中，默認的固有延時量（它在數(shù)學上是一個無窮小量） ，被稱為 δ 延時。信號不但可以容納當前值，也可以保持歷史值；與觸發(fā)器的記憶功能有很好的對應關系。 END IF。 END PROCESS。 ………………… Process(A, EN) Variable B: std_log ic。 use 。039。 end if。 Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 ELSIF CLK39。 END IF。END IF。END IF。 USE 。 THEN STX=ST0。 IF DATAIN=39。 END IF。 THEN STX=st3。039。 WHEN st4= IF DATAIN=39。 END IF。 LIBRARY IEEE。 數(shù)據(jù)輸出三態(tài)控制信號 ADDA:OUT STD_LOGIC。轉換后數(shù)據(jù)輸出鎖存時鐘信號 BEGIN ADDA=39。 COM: PROCESS(current_state,EOC) BEGIN 規(guī)定各狀態(tài)轉換方式 CASE current_state IS WHEN st0= ALE=39。 next_state=st1。039。 OE=39。039。開啟 OE，輸出轉換好的數(shù)據(jù) WHEN st4= ALE=39。next_state=st0。 END IF。 END behav。 轉換狀態(tài)指示，低電平表示正在轉換 ALE: OUT STD_LOGIC。 定義各狀態(tài)子類型 SIGNAL current_state,next_state: states:=st0。當 ADDA=39。START0=39。139。啟動采樣 WHEN st2= ALE0=39。 IF(EOC=39。039。START0=39。 END CASE。方法 1:信號鎖存后輸出 END IF。 由信號 current_state 將當前狀態(tài)值帶出此進程：REG LATCH1: PROCESS(LOCK) 此進程中，在 LOCK 的上升沿，將轉換好的數(shù)據(jù)鎖入 BEGIN IF LOCK=39。 USE 。 CONSTANT st0: STD_LOGIC_VECTOR(4 DOWNTO 0):=00000。139。 0809 初始化 WHEN st1= next_state=st2。 WHEN OTHERS= next_state=st0。 END PROCESS REG。139。 END PROCESS COM。139。START=current_state(4)。 CONSTANT st2: STD_LOGIC_VECTOR(4 DOWNTO 0):=00001。 CLK,EOC: IN STD_LOGIC。 AND LOCK39。 REG:PROCESS(CLK) BEGIN IF(CLK39。EVENT AND CLK= 39。LOCK=39。039。) THEN next_state=st3。START0=39。139。LOCK=39。模擬信號進入通道 IN0；當 ADDA=39。 SIGNAL LOCK: STD_LOGIC。 轉換開始信號 OE: OUT STD_LOGIC。方法 1：將輸出信號鎖存后輸出；方法 2：使用狀態(tài)碼直接輸出型狀態(tài)機，并比較這三種狀態(tài)機的特點。 由信號 current_state 將當前狀態(tài)值帶出此進程：REG LATCH1: PROCESS(LOCK) 此進程中，在 LOCK 的上升沿，將轉換好的數(shù)據(jù)鎖入 BEGIN IF LOCK=39。 END CASE。START=39。039。 IF(EOC=39。啟動采樣 WHEN st2= ALE=39。139。START=39。當 ADDA=39。 觀察數(shù)據(jù)鎖存時鐘 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 ENTITY ADCINT IS PORT(D: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 Q=00000。 THEN STX=st0。 END IF。 IF DATAIN=39。039。 THEN Q=10000。EVENT AND CLK=39。 Q:OUT STD_LOGIC_VECTOR(4 DOWNTO 0))。 WHEN OTHERS= N_ST=ST0。 WHEN ST3= IF DATAIN=00