科研訓(xùn)練報告通信工程(存儲版)
【正文】 勵源。啟動軟件后，若你的電腦沒有連接到Internet互聯(lián)網(wǎng)，會出現(xiàn)如下圖所示的提示，提示你沒有連接到Altera的官方網(wǎng)站，將無法獲得更新的資源。另外，它也被廣泛應(yīng)用于糾錯編碼、數(shù)字加密等領(lǐng)域。設(shè)計過程分兩步：（1） 根據(jù)序列碼的長度M設(shè)計模M計數(shù)器，狀態(tài)可以自定；（2） 按計數(shù)器的狀態(tài)轉(zhuǎn)移關(guān)系和序列碼的要求設(shè)計組合輸出網(wǎng)絡(luò)。 （2）確定移位寄存器的M個獨立狀態(tài)。第四章 設(shè)計中用的各模塊介紹 序列信號發(fā)生器是能夠循環(huán)產(chǎn)生一組或多組序列信號的時序電路，它可以用寄存器或計數(shù)器構(gòu)成。第三章 m序列生成單元的電路設(shè)計圖12 改進型簡單線性碼序列發(fā)生器 系統(tǒng)組成 系統(tǒng)主要由兩部分組成：一部分是組成主電路的移位寄存器（由八個D觸發(fā)器串接而成）；另一部分反饋電路由異或門組成。（2）序列中連1的數(shù)目是n，連0的數(shù)目是n1。Verilog HDL語言最初是于1983年由Gateway Design Automation公司為其模擬器產(chǎn)品開發(fā)的硬件建模語言。它序列平衡，有最好的自相關(guān)特性，但互相關(guān)滿足一定條件的族序列數(shù)很少(對于本原多項式的階數(shù)小于等于13的m序列，互為優(yōu)選對的序列數(shù)不多于6)，且線性復(fù)雜度很小。采用偽隨機序列作為發(fā)射信號的雷達系統(tǒng)具有許多突出的優(yōu)點。西安建筑科技大學(xué)華清學(xué)院課程設(shè)計（論文） 課程設(shè)計（論文） 課程名稱： 科研訓(xùn)練 題 目：基于Quartus設(shè)計實現(xiàn)15位的m序列發(fā)生器院 （系）： 機械電子工程系 專業(yè)班級： 通信工程1001 姓 名： XXX 學(xué) 號： 2010060201XX 指導(dǎo)教師： XXX 2012年7月13日西安建筑科技大學(xué)華清學(xué)院課程設(shè)計（論文）任務(wù)書專業(yè)班級：通信工程XXX 學(xué)生姓名： XXXX 指導(dǎo)教師（簽名）： 一、課程設(shè)計（論文）題目 基于Quartus設(shè)計實現(xiàn)15位的m序列發(fā)生器 二、本次課程設(shè)計（論文）應(yīng)達到的目的 用Verilog語言產(chǎn)生15位的m序列三、本次課程設(shè)計（論文）任務(wù)的主要內(nèi)容和要求（包括原始數(shù)據(jù)、技術(shù)參數(shù)、設(shè)計要求等） ，熟悉使用Quartus軟件進行仿真 ，且有復(fù)位信號（低有效）對序列發(fā)生器進行復(fù)位 四、應(yīng)收集的資料及主要參考文獻： [1] 王金明，楊吉斌.《數(shù)字系統(tǒng)設(shè)計與Verilog HDL》.電子工業(yè)出版社[2] 楊頌華，馮毛宮.《數(shù)字電子技術(shù)基礎(chǔ)》.西安電子科技大學(xué)出版社 五、審核批準(zhǔn)意見教研室主任（簽字） 目錄第一章 緒 論 3 研究此課題的目的 3 偽隨機序列的應(yīng)用和意義 3 偽隨機序列研究現(xiàn)狀 4 研究內(nèi)容 5第二章 設(shè)計中基本知識的介紹 5 Altera Quartus II介紹 5 5 m序列碼發(fā)生器 6第三章 m序列生成單元的電路設(shè)計 8 系統(tǒng)組成 8 m序列發(fā)生器 8第四章 設(shè)計中用的各模塊介紹 9 9 9 反饋移位型序列信號發(fā)生器 9 10 移位寄存器 11第五章 Quartus II 11 Quartus II的簡介 11 Quartus II軟件的功能 12 Quartus II軟件的啟動 13第六章 序列信號
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