基于vhdl的數(shù)字時鐘論文(存儲版)
【正文】 end if。 小時計數(shù)器 實體名： fen24 功 能： 24 進制計數(shù)器 接 口： clk 時鐘輸入 qout1個位 BCD 輸出 qout2十位 BCD 輸出 carry進位信號輸出 library ieee。 carry : out std_logic )。 elsif clk39。039。 end if。 use 。 qin6 : in std_logic_vector(3 downto 0)。 sel=11111110。 case t is when 0=qout=qin1。 when 4=qout=qin4。 when others=qout=0000。 use 。 use 。 begin process(clk,rst) variable t:integer range 0 to counter_len。 else t:=t+1。 end process。 qout:out std_logic )。event and clk=39。139。 第 五 章 本次課程設計的心得體會 經(jīng)過努力 ,簡易電子時鐘的 設計基本上完成了。 [3]《 電子學入門》科學出版社，【日】新電器編輯部。 參考文獻 [1]《數(shù)字電路試驗基礎》 同濟大學出版社 崔葛瑾主編。 小時計數(shù)器仿真 六個數(shù)碼管動態(tài)掃描顯示時間的仿真驗證。039。)then t:=0。 entity fen100 is port (clk:in std_logic。 end case。139。 end fen1。 end behave。 7 段譯碼顯示 實體名： decode47 功 能：實現(xiàn)數(shù)碼顯示管的編碼顯示 接 口： qin BCD 碼輸入 qout七段碼輸出 library ieee。 when 7=qout=qin6。 when 3=qout=qin3。 else t:=t+1。039。 qin4 : in std_logic_vector(3 downto 0)。 use 。 end if。139。)then tem1=0010。 qout1 : out std_logic_vector(3 downto 0)。 end process。 carry=39。 elsif clk39。 carry : out std_logic )。 第 三 章 數(shù)字 電子鐘的工作原理 系統(tǒng)設計方案 頂層原理圖 秒和分鐘計數(shù)器 功 能： 60 進制計數(shù)器 接 口： clk 時鐘輸入 qout1個位 BCD 輸出 qout2十位 BCD 輸出 carry進位信號輸出 library ieee。 3. 3 VHDL 的設計流程 (1) 設計輸入根據(jù)電路設計所提出的要求，將程序輸入到 VHDL 編輯器中去編輯。應用 VHDL 進行工程設計的優(yōu)點是多方面的。 1993 年， IEEE 對 VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE標準的 10761993 版本，（簡稱 93 版）。 硬件描述語言 HDL 是相對于一般的計算機軟件語言，如： C、 PASCAL 而言的。 EDA 技術是以計算機為工具，根據(jù)硬件描述語言 HDL（ Hardware Description language）完成的設計文件，自動地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線、仿真以及對于特定目標芯片的適配編譯和編程下載等工作。 引言 數(shù)字鐘是一種用數(shù)字電路技術實 現(xiàn)時、分、秒計時的裝置，與機械式時鐘相比具有更高的準確性和直觀性，且無機械裝置，具有更更長的使用壽命，因此得到了廣泛的使用。 時鐘分頻模塊 ................................... 錯誤 !未定義書簽。 The program design is a simple flower design。作為一個學電子信息專業(yè)的學生，我們必須不斷地了解更多的新產(chǎn)品信息，這就更加要求我們對 EDA有個全面的認識。 課程目標 ....................................... 錯誤 !未定義書簽。 計時位選擇電路 ............................... 錯誤 !未定義書簽。每次課程都配有相關實戰(zhàn)訓練，每個實戰(zhàn)訓練題目都可以在紅色颶風 II 代的 FPGA 硬件平
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