【正文】 28 768XC4008 8000 324 144 936XC4010/D 10000 400 160 1120XC4013/D 13000 576 192 1536XC4020 20220 784 224 2022XC4025 25000 1024 256 2560167。此外，它們能提供很快的輸入寄存器建立時(shí)間，多個(gè)系統(tǒng)時(shí)鐘和可編程的速度/功率控制，I/O 引腳輸出電壓擺率是可控制的。FLEX 8000 系列FLEX 8000 系列適用于需要大量寄存器和 I/O 引腳的應(yīng)用，該系列器件的集成度為2,500～16,000 可用門，282～1500 寄存器，78～208 個(gè)用戶 I/O 引腳，這些特性以及其高性能、可預(yù)測速度的互連結(jié)構(gòu)使 FLEX 8000 很適合用作基于乘積項(xiàng)的器件，此外，基于SRAM 的 FLEX 8000 維護(hù)狀態(tài)功耗很小，可在線重新配置（ICR ）的特性，使它適用于 PC附加卡，電源供電設(shè)備和多功能電信卡。MAX＋PLUSⅡ設(shè)計(jì)環(huán)境提供的靈活性和高性能是無可比擬的。由于 MAX＋PLUSⅡ支持各種器件系列，設(shè)計(jì)得不必學(xué)習(xí)新工具即可支持新結(jié)構(gòu)。MAX ＋PLUSⅡ各應(yīng)用程序間高度的集成化允許信息在各應(yīng)用程序之間自由地來回流動(dòng)。圖 、硬件描述語言輸入MAX＋PLUSⅡ軟件包含一個(gè) Text Editor（文本編輯程序） ，適用于輸入和編輯用VHDL、 Verilog HDL 或 AHDL（Altera 硬件描述語言）編寫的 HDL（硬件描述語言）設(shè)計(jì)文件。波形編輯功能允許設(shè)計(jì)者對(duì)波形進(jìn)行拷貝、剪切、粘貼、重復(fù)與伸展，從而可用內(nèi)部節(jié)點(diǎn)，觸發(fā)器和狀態(tài)機(jī)建立設(shè)計(jì)文件；把波形組合成組，顯示出二進(jìn)制、八進(jìn)制、十進(jìn)制或十六進(jìn)制值；通過把一組波形重迭到另一組波形上，對(duì)兩組仿真結(jié)果進(jìn)行比較。、工業(yè)標(biāo)準(zhǔn)的 CAE 設(shè)計(jì)輸入MAX＋PLUSⅡ Compiler（編譯程序）可以與產(chǎn)生 EDIF200 和 290 網(wǎng)表文件的其它CAE 工具接口。 29 / 158MAX＋PLUSⅡ也能讀取 OrCAD 的原理圖文件（.sch ）和 Xilinx 的網(wǎng)表格式文件（.xnf） ,以便面向 Altera 器件，對(duì)設(shè)計(jì)進(jìn)行編譯和集成。見圖 圖 、邏輯綜合與試配MAX＋PLUSⅡCompiler 的 Logic Synthesizer（邏輯綜合）模塊對(duì)設(shè)計(jì)方案進(jìn)行邏輯綜合并讓你看到設(shè)計(jì)實(shí)現(xiàn)的真正結(jié)果（WYSIWYG：whatyuoseewhatyouger） 。Compiler 的 Fitter（試配）模塊應(yīng)用試探法把經(jīng)過綜合的設(shè)計(jì)最恰當(dāng)?shù)赜靡粋€(gè)或多個(gè)器件實(shí)現(xiàn)。用戶可以從預(yù)先定義的三組設(shè)計(jì)規(guī)則中選擇一種，這種規(guī)則對(duì)設(shè)計(jì)的檢查一個(gè)比一個(gè)徹底，用戶也可以建立自己的一組規(guī)則。、工業(yè)標(biāo)準(zhǔn)輸出格式MAX＋PLUSⅡCompiler（編譯程序）可以建立多種仿真環(huán)境里使用的網(wǎng)表。此外，MAX＋PLUSⅡ可以產(chǎn)生 Intel 格式的十六進(jìn)制（.hex） 、Tabular 文本文件（.ttf）和配置 FLEX8000 器件使用的串行 Bit 流文件（.sbf） 。如果建立或保持時(shí)間、最小脈寬或振蕩周期不合要求，Message Processor（信息處理器）就報(bào)告出現(xiàn)的問題。、定時(shí)分析MAX＋PLUSⅡ的 Timing Analyzer（定時(shí)分析程序）可以計(jì)算到點(diǎn)的器件延時(shí)矩陣，確定器件引腳上的建立時(shí)間與保持時(shí)間要求，還計(jì)劃最高的時(shí)鐘頻率。 32 / 158Altera 還提供 FLEX 卸裝電纜和 FLEX8000 編程用的 BitBlaster。聯(lián)機(jī)求助只能用擊鍵或撳動(dòng)鼠標(biāo)來工作。 34 / 158二、VHDL 的基本術(shù)語： 在 VHDL 中，有的術(shù)語幾乎要用于 VHDL 的每一種描述，因此在進(jìn)一步介紹 VHDL 語言以前必須對(duì)這些基本術(shù)語作一清楚描述。 t:I。VHDL 誕生于 1981 年，新語言的目標(biāo)有兩方面：首先是設(shè)計(jì)者企圖用這種語言描述復(fù)雜的電路系統(tǒng)；其次他們希望這種語言成為一種標(biāo)準(zhǔn)，使之在 VHSIC 計(jì)劃中各種成員能按標(biāo)準(zhǔn)的格式向其他成員提供設(shè)計(jì)。圖 聯(lián)機(jī)求助聯(lián)機(jī)求助可以訪問 MAX＋PLUSⅡ上的所有信息。MPU 要進(jìn)行連通性檢查，以確保編程適配器與器件之間有良好的電接觸。（3）多器件仿真MAX＋PLUSⅡ可以把來自多個(gè) Altera 器件的定時(shí)和/或功能信息組合起來，這樣，設(shè)計(jì)者可以仿真幾個(gè)器件在一起的工作。仿真結(jié)果可以在波形編輯器或文本編輯器中看到，也可以作為波形文件或文本文件打印出來。MAX ＋PLUS Ⅱ編程器使用這些文件和標(biāo)準(zhǔn)的 Altera 硬件對(duì)所要求的器件進(jìn)行編程。劃分工作可以全部自動(dòng)進(jìn)行，可以部分由用戶控制，也可以全部由用戶控制進(jìn)行。、設(shè)計(jì)規(guī)則檢查MAX＋PLUSⅡCompiler（編譯程序）包括有 Design Doctor（設(shè)計(jì)規(guī)則檢查程序） 。綜合選擇可以是面向特定器件系列專門設(shè)置的，以發(fā)揮器件結(jié)構(gòu)的優(yōu)勢。、自動(dòng)錯(cuò)誤定位MAX＋PLUSⅡ的 Message Processor 與 MAX＋PLUSⅡ的所有應(yīng)用程序通信，報(bào)告錯(cuò)誤、信息，對(duì)于連線或句法等問題給出警告消息。MAX＋PLUS Ⅱ Compiler 從 EDIF 網(wǎng)表文件讀取 LPM 模塊，自動(dòng)進(jìn)行優(yōu)化，產(chǎn)生具有特定結(jié)構(gòu)的宏功能。任何節(jié)點(diǎn)或引腳都可以被拉到新的位置。Compiler 的先進(jìn)的波形綜合算法根據(jù)用戶定義的輸入波形及輸入波形（經(jīng)過寄存器的、組合的狀態(tài)機(jī)邏輯的）自動(dòng)生成邏輯關(guān)系。還可通過總線連接多個(gè)圖元（Primitive）建立起符合陣列，從而使設(shè)計(jì)更加緊湊。 27 / 158使用 MAX＋PLUSⅡ軟件進(jìn)行設(shè)計(jì)的過程包括四個(gè)階段：設(shè)計(jì)輸入、設(shè)計(jì)處理、設(shè)計(jì)校驗(yàn)和器件編程?！跄K組合式工具軟件 設(shè)計(jì)者可從各種設(shè)計(jì)輸入、設(shè)計(jì)處理和設(shè)計(jì)校驗(yàn)選項(xiàng)（全部在 節(jié)中描述）中進(jìn)行選擇從而使設(shè)計(jì)環(huán)境用戶化。而且，該設(shè)計(jì)環(huán)境還應(yīng)當(dāng)允許設(shè)計(jì)者自由選擇他們使用的設(shè)計(jì)輸入方法和工具。它的密度從 1600～3200，可用門有80～160 個(gè)宏單元，有 62～120 個(gè)用戶 I/O 引腳。MAX5000 系列MAX5000 系列是 ALTERA 第一代 MAX 器件，它廣泛應(yīng)用于需要高級(jí)組合邏輯，其成本又較便宜的場合，這類器件的集成度為 300～3800 可用門，有 20～100 個(gè)引腳，由于該產(chǎn)品已經(jīng)很成熟，加之 ALTERA 公司對(duì)其不斷改進(jìn)和采用更先進(jìn)的工藝，使得MAX5000 器件每個(gè)宏單元的價(jià)格可與大批量生產(chǎn)的 ASIC 和門陣列相近，基于 EPROM的 MAX5000 系列也是編程信息不易失的。XACTstep 的設(shè)計(jì)流程如下： Design Entry Prosim Prowave 功能仿真 XACTstep Prosim Prowave 時(shí)序仿真 Download 首先在 Design Entry 作原理圖輸入，原理圖完成后可由 Prosim 作功能仿真并通過Prowave 顯示仿真波形，亦可在原理圖完成后直接進(jìn)入 XACTstep，將原理圖轉(zhuǎn)換成為XILINX FPGA 的網(wǎng)表格式，進(jìn)行邏輯優(yōu)化、布局、布線。當(dāng) LCA 被初始化并正確判斷其配置模式后，配置數(shù)據(jù)開始被加載。這種鏈連的電路方式構(gòu)成菊花鏈。FPGA 的基本工作原理：1）FPGA 的工作模式： FPGA 的工作模式有主動(dòng)模式、周邊模式和從動(dòng)模式三種。而 EPLD 須用專門的編程器擦寫，因而通常為 PLCC 封裝，體積大，引腳相對(duì)較少。 FPGA 產(chǎn)品性能和技術(shù)參數(shù)一、FPGA 概念： 用戶現(xiàn)場可編程門陣列——FPGA 器件（Field Programmable Gate Array）是八十年代中期出現(xiàn)的新概念，是一種可由用戶自行定義配置的高容量密度的專用集成電路（ASIC） 。盡可能對(duì)芯片的電源去耦(1100nF)，對(duì)進(jìn)入板極的直流電源及穩(wěn)壓器和 DC/DC 轉(zhuǎn)換器的輸出進(jìn)行濾波(uF)。分線路板安裝濾波器、貫通濾波器、連接器濾波器。21 3信號(hào)地電源地多點(diǎn)接地。五、接地300KHz 以下一般單點(diǎn)接地，以上多點(diǎn)接地，混合接地頻率范圍50KHz～10MHz。對(duì)低頻，高電導(dǎo)率的材料吸收衰減少，對(duì)磁場屏蔽效果不好，需采用高磁導(dǎo)率的材料(如鍍鋅鐵)。四、屏蔽1 屏蔽 模型：屏蔽效能 SE(dB)＝反射損耗 R(dB)＋吸收損耗 A(dB)高頻射頻屏蔽的關(guān)鍵是反射，吸收是低頻磁場屏蔽的關(guān)鍵機(jī)理。二、布局 下面是電路板布局準(zhǔn)則： 晶振盡可能靠近處理器CLLC電源線分布電感與電容低頻中頻邏輯接口電路模擬接口電路連接器連接器高頻邏輯電路模擬電路D低頻數(shù)字 I/O中繼/低速邏輯電路時(shí)鐘低頻模擬 I/O帶狀電纜連接器摸－數(shù)轉(zhuǎn)換器數(shù)－模轉(zhuǎn)換器存儲(chǔ)器W 16 / 158 模擬電路與數(shù)字電路占不同的區(qū)域 高頻放在 PCB 板的邊緣，并逐層排列 用地填充空著的區(qū)域三、布線電源線與回線盡可能靠近，最好的方法各走一面。不同電源平面不能重疊。它們主要用來切斷干擾的傳輸途徑。 內(nèi)部驗(yàn)收流程制定的目的是加強(qiáng)內(nèi)部驗(yàn)收的規(guī)范化管理，加強(qiáng)設(shè)計(jì)驗(yàn)證的控制，確保產(chǎn)品開發(fā)盡快進(jìn)入中試和生產(chǎn)并順利推向市場。在整個(gè)開發(fā)過程中，測試可分為三個(gè)階段，單元測試、集成測試、系統(tǒng)測試。167。硬件信息庫包括以下內(nèi)容：典型應(yīng)用電路、特色電路、特色芯片技術(shù)介紹、特色芯片的使用說明、驅(qū)動(dòng)程序的流程圖、源程序、相關(guān)硬件電路說明、PCB 布板注意事項(xiàng)、單板調(diào)試中出現(xiàn)的典型及解決、軟硬件設(shè)計(jì)及調(diào)試技巧。這份文檔應(yīng)包括以下內(nèi)容：單板硬件功能模塊劃分，單板硬件各模塊調(diào)試進(jìn)度，調(diào)試中出現(xiàn)的問題及解決方法，原始數(shù)據(jù)記錄、系統(tǒng)方案修改說明、單板方案修改說明、器件改換說明、原理圖、PCB 圖修改說明、可編程器件修改說明、調(diào)試工作階段總結(jié)、調(diào)試進(jìn)展說明、下階段調(diào)試計(jì)劃以及測試方案的修改。在單板硬件詳細(xì)設(shè)計(jì)中應(yīng)著重體現(xiàn)：單板邏輯框圖及各功能模塊詳細(xì)說明，各功能模塊實(shí)現(xiàn)方式、地址分配、控制方式、接口方式、存貯器空間、中斷方式、接口管腳信號(hào)詳細(xì)定義、時(shí)序說明、性能指標(biāo)、指示燈說明、外接線定義、可編程器件圖、功能模塊說明、原理圖、詳細(xì)物料清單以及單板測試、調(diào)試計(jì)劃。模塊在 rndI 服務(wù)器中的文檔管理數(shù)據(jù)庫中。如果不符合設(shè)計(jì)要求將要返回去進(jìn)行優(yōu)化設(shè)計(jì)。PCB 板設(shè)計(jì)完成后，就要進(jìn)行單板硬件過程調(diào)試，調(diào)試過程中要注意多記錄、總結(jié)，勤于整理，寫出單板硬件過程調(diào)試文檔。 對(duì) PCB 板的測試及調(diào)試計(jì)劃。單板詳細(xì)設(shè)計(jì)包括兩大部分：? 單板軟件詳細(xì)設(shè)計(jì)? 單板硬件詳細(xì)設(shè)計(jì)單板軟、硬件詳細(xì)設(shè)計(jì)，要遵守公司的硬件設(shè)計(jì)技術(shù)規(guī)范，必須對(duì)物料選用，以及成本控制等上加以注意。結(jié)構(gòu)電源設(shè)計(jì)由結(jié)構(gòu)室、MBC 等單位協(xié)作完成，項(xiàng)目組必須準(zhǔn)確地把自己的需求寫成任務(wù)書，經(jīng)批準(zhǔn)后送達(dá)相關(guān)單位。硬件需求分析完成后，項(xiàng)目組即可進(jìn)行硬件總體設(shè)計(jì)，并撰寫硬件總體方案書。硬件開發(fā)總體設(shè)計(jì)是最重要的環(huán)節(jié)之一。立項(xiàng)完成后，項(xiàng)目組就已有了產(chǎn)品規(guī)格說明書，系統(tǒng)需求說明書及項(xiàng)目總體方案書，這些文件都已進(jìn)行過評(píng)審。公司硬件開發(fā)流程的文件編號(hào)為 4/QMRSD009，生效時(shí)間為 1997 年？月21 日。技術(shù)開放，資源共享，促進(jìn)公司整體的技術(shù)提升。 硬件開發(fā)的規(guī)范化上節(jié)硬件開發(fā)的基本過程應(yīng)遵循硬件開發(fā)流程規(guī)范文件執(zhí)行，不僅如此，硬件開發(fā)涉及到技術(shù)的應(yīng)用、器件的選擇等，必須遵照相應(yīng)的規(guī)范化措施才能達(dá)到質(zhì)量保障的要求。其次，根據(jù)需求分析制定硬件總體方案，尋求關(guān)鍵器件及電咱的技術(shù)資料、技術(shù)途徑、技術(shù)支持，要比較充分地考慮技術(shù)可能性、可靠性以及成本控制，并對(duì)開發(fā)調(diào)試工具提出明確的要求。 Bellcore 122第二節(jié) 硬件開發(fā)常用通信標(biāo)準(zhǔn) 122167。 TMS320 C54X DSP 硬件結(jié)構(gòu) 110167。 單板軟件調(diào)試 82167。 TTL、ECL、PECL、CMOS 標(biāo)準(zhǔn) 54167。 帶電插拔座： 48167。 接口標(biāo)準(zhǔn)： 42167。 系統(tǒng)測試工作流程： 12167。 硬件工程師基本素質(zhì)與技術(shù) 5第二章 硬件開發(fā)規(guī)范化管理 5第一節(jié) 硬件開發(fā)流程 5167。 硬件工程師職責(zé) 4167。 軟件開發(fā)流程： 12167。 VHDL 語音 33第三節(jié) 常用的接口及總線設(shè)計(jì) 42167。 電源濾波： 48167。 單板調(diào)試端口設(shè)計(jì)及常用儀器 53第五節(jié) 邏輯電平設(shè)計(jì)與轉(zhuǎn)換 54167。 開發(fā)環(huán)境 82167。 DSP 的特點(diǎn)與應(yīng)用 109167。 TIA/EIA122167。 硬件開發(fā)的基本過程產(chǎn)品硬件項(xiàng)目的開發(fā)，首先是要明確硬件總體需求情況，如 CPU 處理能力、存儲(chǔ)容量及速度，I/O 端口的分配、接口要求、電平要求、特殊電路（厚膜等）要求等等。167。在設(shè)計(jì)中考慮成本，控制產(chǎn)品的性能價(jià)格比達(dá)至最優(yōu)。硬件開發(fā)流程制定的目的是規(guī)范硬件開發(fā)過程控制，硬件開發(fā)質(zhì)量，確保硬件開發(fā)能