【正文】 //寄存器 wire beepen。 if(count == 1539。d0。b110: begin clktime[19:16] = clktime[19:16] + 139。h24) clktime[23:16] = 839。 clktime[15:12] = clktime[15:12] + 139。 //秒個(gè)位加一 if(clktime[3:0] == 439。 end default: clktime = clktime。 //顯示 439。d6:disp_dat = clktime[19:16]。d10:disp_dat = 439。ha。d0:dig_r = 839。 //選擇第三個(gè)數(shù)碼管顯示 339。b11011111。h0:seg_r = 839。 //顯示 2 439。h92。h8:seg_r = 839。 //顯示 default:seg_r = 839。b1。h0。b1。ha) begin hour[3:0] = 439。 endcase end else begin hour[3:0] = hour[3:0] + 139。h6) begin hour[7:4] = 439。b1。h0。 //計(jì)數(shù)器加 1 if((beep_count == beep_count_end)amp。h6a88。h3:beep_count_end = 1639。 //中音 5 的分頻系數(shù)值 439。 endcaseelse if (!clktime_en)begin case(count1[8:5]) 439。 endcaseendelse beep_count_end = 1639。b0。 //高音 7 的分頻系數(shù)值 default:beep_count_end = 1639。 //中音 4 的分頻系數(shù)值 default:beep_count_end = 1639。h6:beep_count_end = 1639。h7794。 //取反輸出信號(hào) end end always (posedge clk) beginif (!beepen)case(hour[3:0]) 439。 end end end end end end //蜂鳴器的計(jì)數(shù)定時(shí)器always(posedge clk) begin beep_count = beep_count + 139。 //時(shí)個(gè)位加一 if(hour[19:16] = 439。h0。b1。h0。b1。h0。 //時(shí)十位加一 end if(hour[23:16] = 839。 end //時(shí)間計(jì)算及校準(zhǔn)部分always (negedge sec)//計(jì)時(shí)處理 begin if(!keyen[1]) //校準(zhǔn)鍵是否有按下 begin case(key_done[2:0]) 339。ha:seg_r = 839。hf8。 //顯示 4 439。h2:seg_r = 839。b01111111。 //選擇第五個(gè)數(shù)碼管顯示 339。d2:dig_r = 839。ha。 //分十位 439。d9:disp_dat = hour[7:4]。ha。d2:disp_dat = 439。h60) clktime[7:0] = 839。b011: begin clktime[3:0] = clktime[3:0] + 139。ha) begin clktime[11:8] = 439。b1。 //校準(zhǔn)按鍵轉(zhuǎn)換endalways (negedge key_done[3]) begin keyen[0] = ~keyen[0]。 if(count1 == 939。 // 按鍵消抖輸出 //1ms信號(hào)產(chǎn)生部分 always (posedge clk) // 定義 clock 上升沿觸發(fā) begin count = count + 139。 //1秒時(shí)鐘reg clk1。 // 寄存器 wire [4:0] key_done。 //定義設(shè)定鬧鐘reg [1:0] keyen = 239。 //定義數(shù)碼管輸出寄存器 reg [7:0] dig_r。最后，還要感謝和我一樣即將畢業(yè)的同班同學(xué)；感謝大學(xué)四年的同寢室室友；感謝那些沒(méi)有提及姓名，但也同樣給予我?guī)椭睦蠋?、同學(xué)和朋友！附 錄module clock(clk,key,dig,seg,beep)。[16]． 閻石，數(shù)字電子技術(shù)基礎(chǔ)(第四版)[M]，北京:高等教育出版社，1998。[7]． 謝自美，電子線路設(shè)計(jì)、實(shí)驗(yàn)、測(cè)試，華中理工大學(xué)出版社，2003。如果將這個(gè)數(shù)字時(shí)鐘應(yīng)用于現(xiàn)實(shí)生活中，還存在些許的問(wèn)題。通過(guò)在網(wǎng)絡(luò)資源和書(shū)籍的學(xué)習(xí)正確的改善了這個(gè)問(wèn)題。確定將未使用的引腳設(shè)置為三態(tài)輸入，否則可能會(huì)損壞芯片。將需要顯示的內(nèi)容編寫(xiě)在程序內(nèi)，單獨(dú)得進(jìn)行仿真。檢查方面主要包括：（1）PC機(jī)的接口和核心板上的JTAG下載口是否連接正確；（2）蜂鳴器的電路是否為通路；（3）檢查接地、電源線是否連接正確；（4）用示波器檢測(cè)核心板的各個(gè)引腳是否有信號(hào)輸出；（5）LED七段數(shù)碼管顯示正常。 //顯示 default:seg_r = 839。h8:seg_r = 839。h92。 //顯示 2 439。h0:seg_r = 839。b11011111。 //選擇第三個(gè)數(shù)碼管顯示 339。d0:dig_r = 839。ha。d10:disp_dat = 439。d6:disp_dat = clktime[19:16]。 //顯示 439。正常時(shí)間情況、鬧鐘設(shè)定以及查看鬧鐘所設(shè)定好的時(shí)間都是同樣的原理，當(dāng)他們被按下數(shù)碼管會(huì)顯示對(duì)應(yīng)的模式相應(yīng)的數(shù)字。(clktime[23:0]+10 =hour[23:0])) //鬧鈴過(guò)一點(diǎn)時(shí)間，自動(dòng)關(guān)閉。h2f74。h8637。 //中音 1 的分頻系數(shù)值 439。h2:beep_count_end = 1639。 //計(jì)數(shù)器清零 beep_r = ~beep_r。當(dāng)鬧鐘設(shè)定鍵被按下，響起的蜂鳴聲會(huì)被屏蔽。當(dāng)時(shí)間（hour[23:0]）等于設(shè)定的鬧鐘時(shí)間（clktime[23:0]）時(shí)，鬧鐘觸發(fā)時(shí)，播放嘀嘀嘀報(bào)警聲，鬧鐘會(huì)響10秒的時(shí)間(clktime[23:0]+10 =hour[23:0])。 dout3 = dout2。仿真的結(jié)果達(dá)到預(yù)期，通過(guò)。h0。b1。h6) //加到6，復(fù)位 begin hour[7:4] = 439。//時(shí)間計(jì)算及校準(zhǔn)部分always (negedge sec)//計(jì)時(shí)處理 begin hour[3:0] = hour[3:0] + 139。觸發(fā)clk1跳變，使得count1加一，count1累加到499的時(shí)候，下一個(gè)數(shù)據(jù)為0，共技術(shù)500個(gè)值。 //計(jì)數(shù)器清零 clk1 = ~clk1?？紤]到仿真的需要，模塊中間生成1個(gè)1kHz的時(shí)鐘信號(hào)。 //蜂鳴器截止寄存器reg clktime_en = 139。b11111。h235956。 // 數(shù)碼管段輸出引腳output beep。 整體信號(hào)定義對(duì)整個(gè)模塊進(jìn)行信號(hào)定義。若把 JP7斷開(kāi)，Q4 截止，蜂鳴器停止蜂鳴。 鍵盤(pán)控制電路鍵盤(pán)控制電路要實(shí)現(xiàn)時(shí)鐘系統(tǒng)調(diào)時(shí)的功能和鬧鈴開(kāi)關(guān)的功能。 系統(tǒng)時(shí)鐘電路圖 顯示電路由于本設(shè)計(jì)需要顯示時(shí)間信息包括：時(shí)、分、秒，顯所以采用主板上七段數(shù)碼管顯示電路與系統(tǒng)連接實(shí)現(xiàn)顯示模塊的功能。核心板包含一個(gè)48MHz的有源晶振作為系統(tǒng)的時(shí)鐘源。Quartus 。（1） 核心板的硬件資源核心板采用4層板精心設(shè)計(jì)，采用120針接口。l Verilog HDL還具有內(nèi)置邏輯函數(shù)，例如amp。l 設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開(kāi)關(guān)級(jí)、門(mén)級(jí)、寄存器傳送級(jí)（RTL）到算法級(jí)，包括進(jìn)程和隊(duì)列級(jí)。l Verilog HDL中有兩類(lèi)數(shù)據(jù)類(lèi)型：線網(wǎng)數(shù)據(jù)類(lèi)型和寄存器數(shù)據(jù)類(lèi)型。當(dāng)然,完整的硬件描述語(yǔ)言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。Verilog HDL 語(yǔ)言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。 （10）【powerplay power analyzer tool】選項(xiàng)：PowerPlay 功耗分析工具。 （2）【Start Compilation】選項(xiàng)：開(kāi)始完全編譯過(guò)程，這里包括分析與綜合、適配、裝配文件、定時(shí)分析、網(wǎng)表文件提取等過(guò)程。使用此工具可以對(duì)工程進(jìn)行綜合、仿真、時(shí)序分析，等等。對(duì)話框中第一行表示工程所在的工作庫(kù)文件夾，第二行表示此項(xiàng)工程的工程名，第三行表示頂層文件的實(shí)體名，一般與工程名相同。第五章對(duì)全文的總結(jié)，對(duì)本系統(tǒng)功能實(shí)現(xiàn)以及制作過(guò)程中需要注意的方面，及整個(gè)系統(tǒng)軟件編寫(xiě)中所吸取的經(jīng)驗(yàn)教訓(xùn)進(jìn)行論述，同時(shí)，也對(duì)整個(gè)研究應(yīng)用進(jìn)行展望。第二次革命是石英晶體振蕩器的應(yīng)用，發(fā)明了走時(shí)精度更高的石英電子鐘表，使鐘表的走時(shí)月差從分級(jí)縮小到秒級(jí)。設(shè)計(jì)采用FPGA現(xiàn)場(chǎng)可編程技術(shù)，運(yùn)用自頂向下的設(shè)計(jì)思想設(shè)計(jì)電子鐘。故利用 FPGA這一新的技術(shù)手段來(lái)研究電子鐘有重要的現(xiàn)實(shí)意義。第一次是擺和擺輪游絲的發(fā)明，相對(duì)穩(wěn)定的機(jī)械振蕩頻率源使鐘表的走時(shí)差從分級(jí)縮小到秒級(jí)，代表性的產(chǎn)品就是帶有擺或擺輪游絲的機(jī)械鐘或表。第四章按照設(shè)計(jì)思路，在聯(lián)機(jī)調(diào)試過(guò)程中，對(duì)時(shí)鐘系統(tǒng)的不足和缺點(diǎn)進(jìn)行分析，將調(diào)試過(guò)程作重點(diǎn)的記錄。單擊對(duì)話框最上第一欄右側(cè)的“…”按鈕，找到文件夾已存盤(pán)的文件，再單擊打開(kāi)按鈕，既出現(xiàn)如圖所示的設(shè)置情況。 （4）【EDA tool setting】選項(xiàng)：EDA 設(shè)置工具。 （1）【Stop process】選項(xiàng)：停止編譯設(shè)計(jì)項(xiàng)目。 （9）【classic timing analyzer tool】選項(xiàng)：classic時(shí)序仿真工具。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。但是，Verilog HDL語(yǔ)言的核心子集非常易于學(xué)習(xí)和使用，這對(duì)大多數(shù)建模應(yīng)用來(lái)說(shuō)已經(jīng)足夠。這些方式包括：行為描述方式—使用過(guò)程化結(jié)構(gòu)建模；數(shù)據(jù)流方式—使用連續(xù)賦值語(yǔ)句方式建模；結(jié)構(gòu)化方式—使用門(mén)和模塊實(shí)例語(yǔ)句描述建模。PLI是允許外部函數(shù)訪問(wèn)Verilog模塊內(nèi)信息、允許設(shè)計(jì)者與模擬器交互的例程集合。l 如圖顯示了Verilog HDL的混合方式建模能力，即在一個(gè)設(shè)計(jì)中每個(gè)模塊均可以在不同設(shè)計(jì)層次上建模。本系統(tǒng)采用QuickSOPC標(biāo)準(zhǔn)配置為Altera公司的EP1C6Q240C8芯片。通過(guò)JTAG結(jié)果，利用Quartus II軟件可以直接對(duì)FPGA進(jìn)行單獨(dú)的硬件重新配置。當(dāng)輸入時(shí)鐘頻率較低時(shí)，可以使用FPGA的內(nèi)部PLL調(diào)整FPGA所需的系統(tǒng)時(shí)鐘，使系統(tǒng)運(yùn)行速度更快。為了得到一個(gè)穩(wěn)定、精確的時(shí)鐘頻率，有源晶振的供電電源經(jīng)過(guò)了LC濾波。 從電路可以看出，數(shù)碼管是共陽(yáng)的，當(dāng)位碼驅(qū)動(dòng)信號(hào)為 0時(shí)，對(duì)應(yīng)的數(shù)碼管才能操作；當(dāng)段碼驅(qū)動(dòng)信號(hào)為 0 時(shí)，對(duì)應(yīng)的段碼點(diǎn)亮。因此可以利用一個(gè) PWM 來(lái)控制 BEEP，通過(guò)改變 PWM 的頻率來(lái)得到不同的聲響，也可以用來(lái)播放音樂(lè)。 LED顯示模塊：根據(jù)實(shí)際的需求顯示計(jì)時(shí)模塊的時(shí)間，還是鬧鐘設(shè)定模塊的時(shí)間，8個(gè)七段碼LED數(shù)碼管，進(jìn)行掃描方式顯示數(shù)據(jù)。 // 數(shù)碼管選擇輸出引腳 aoutput [7:0] seg。 //定義計(jì)數(shù)中間寄存器 reg [23:0] hour = 2439。reg [4:0] dout2 = 539。hffff。 分頻模塊實(shí)現(xiàn) 分頻模塊描述對(duì)于分頻模塊，關(guān)鍵是生成個(gè)1Hz的時(shí)鐘信號(hào)。d0。 //置位秒標(biāo)志 endEnd 分頻模塊仿真通過(guò)設(shè)置功能仿真，檢查代碼的正確性 仿真結(jié)果 分頻模塊波形仿真圖右上圖可以知道，計(jì)數(shù)寄存器count累加到23999時(shí)，重新變?yōu)?，共計(jì)數(shù)了24000個(gè)值。從功能上講分別為模60計(jì)數(shù)器，模60計(jì)數(shù)器和模24計(jì)數(shù)器。 // 秒的十位加一 if(hour[7:4] = 439。 hour[15:12] = hour[15:12] + 139。ha) //加到10，復(fù)位 begin hour[19:16] = 439。當(dāng)hour的時(shí)間為23595