【正文】 盤模塊→時(shí)間設(shè)定及其顯示模塊→鬧鈴、整點(diǎn)報(bào)時(shí)設(shè)定及其顯示模塊。檢查方面主要包括：（1）PC機(jī)的接口和核心板上的JTAG下載口是否連接正確；（2）蜂鳴器的電路是否為通路；（3）檢查接地、電源線是否連接正確；（4）用示波器檢測(cè)核心板的各個(gè)引腳是否有信號(hào)輸出；（5）LED七段數(shù)碼管顯示正常。 End 顯示模塊仿真編譯程序，進(jìn)行功能仿真，記錄仿真圖形：通過(guò)上面的圖可以知道，LED數(shù)碼管是通過(guò)掃描的方式實(shí)現(xiàn)數(shù)據(jù)更新，通過(guò)dig，seg寄存器的數(shù)據(jù)可以知道，數(shù)據(jù)能正常顯示，滿足設(shè)計(jì)要求。sec) seg_r = 839。 //不顯示 endcase if((count1[3:1]== 339。 //顯示 default:seg_r = 839。ha:seg_r = 839。h90。 //顯示 8 439。h8:seg_r = 839。hf8。 //顯示 6 439。h6:seg_r = 839。h92。 //顯示 4 439。h4:seg_r = 839。hb0。 //顯示 2 439。h2:seg_r = 839。hf9。 //顯示 0 439。h0:seg_r = 839。b01111111。 //選擇第七個(gè)數(shù)碼管顯示 339。d6:dig_r = 839。b11011111。 //選擇第五個(gè)數(shù)碼管顯示 339。d4:dig_r = 839。b11110111。 //選擇第三個(gè)數(shù)碼管顯示 339。d2:dig_r = 839。b11111101。 //選擇第一個(gè)數(shù)碼管顯示 339。d0:dig_r = 839。ha。d15:disp_dat = hour[23:20]。d14:disp_dat = hour[19:16]。ha。 //分十位 439。 //分個(gè)位 439。 //顯示 439。d10:disp_dat = 439。d9:disp_dat = hour[7:4]。d8:disp_dat = hour[3:0]。d7:disp_dat = clktime[23:20]。d6:disp_dat = clktime[19:16]。ha。 //分十位 439。 //分個(gè)位 439。 //顯示 439。d2:disp_dat = 439。d1:disp_dat = clktime[7:4]。d0:disp_dat = clktime[3:0]。正常時(shí)間情況、鬧鐘設(shè)定以及查看鬧鐘所設(shè)定好的時(shí)間都是同樣的原理，當(dāng)他們被按下數(shù)碼管會(huì)顯示對(duì)應(yīng)的模式相應(yīng)的數(shù)字。在設(shè)計(jì)過(guò)程中，首先進(jìn)行程序編寫和調(diào)試的應(yīng)該是顯示模塊。 顯示模塊實(shí)現(xiàn) 顯示模塊描述此設(shè)計(jì)中的LED七段數(shù)碼管顯示模塊主要顯示時(shí)間的時(shí)、分、秒信息，數(shù)碼管為共陽(yáng)的。b0。(clktime[23:0]+10 =hour[23:0])) //鬧鈴過(guò)一點(diǎn)時(shí)間，自動(dòng)關(guān)閉。b1。hffff。hffff。h2f74。h6,439。h0,439。hffff。h8637。 //中音 6 的分頻系數(shù)值 439。h7:beep_count_end = 1639。h7794。 //中音 1 的分頻系數(shù)值 439。h5:beep_count_end = 1639。hb327。 //中音 5 的分頻系數(shù)值 439。h2:beep_count_end = 1639。h8637。 //中音 6 的分頻系數(shù)值 439。h0:beep_count_end = 1639。 //計(jì)數(shù)器清零 beep_r = ~beep_r。hffff))) begin beep_count = 1639。amp。b1。當(dāng)鬧鐘設(shè)定鍵被按下，響起的蜂鳴聲會(huì)被屏蔽。鬧鐘觸發(fā)時(shí)，播放嘀嘀嘀報(bào)警聲。 蜂鳴器模塊實(shí)現(xiàn) 蜂鳴器模塊描述蜂鳴器模塊負(fù)責(zé)整點(diǎn)報(bào)時(shí)，和鬧鈴的時(shí)候進(jìn)行出聲的作用。當(dāng)鬧鈴設(shè)置為整點(diǎn)是，會(huì)先進(jìn)行整點(diǎn)報(bào)時(shí)，然后進(jìn)入鬧鈴。當(dāng)時(shí)間（hour[23:0]）等于設(shè)定的鬧鐘時(shí)間（clktime[23:0]）時(shí)，鬧鐘觸發(fā)時(shí)，播放嘀嘀嘀報(bào)警聲，鬧鐘會(huì)響10秒的時(shí)間(clktime[23:0]+10 =hour[23:0])。功能仿真，記錄仿真結(jié)果，如下圖： 按鍵模塊仿真圖通過(guò)上圖可以知道，key_done會(huì)隨著key的變化而發(fā)生相應(yīng)的變化，并有消除噪聲的作用，功能仿真正確，達(dá)到設(shè)計(jì)目的。Key寄存器為輸入按鍵，初始化電路為高電平，當(dāng)有按鍵按下去的時(shí)候，變?yōu)榈碗娖健? //校準(zhǔn)按鍵轉(zhuǎn)換乒乓按鍵endalways (negedge key_done[3]) begin keyen[0] = ~keyen[0]。 dout3 = dout2。 // 按鍵消抖輸出 always (posedge count1[5]) //按鍵去噪聲begin dout1 = key。 按鍵去抖處理模塊設(shè)計(jì)按鍵模塊實(shí)現(xiàn)去抖處理，及乒乓按鍵設(shè)計(jì)，確保后面的計(jì)時(shí)模塊與鬧鐘模塊的功能實(shí)現(xiàn)。當(dāng)key[3]被按下時(shí)，進(jìn)入鬧鐘設(shè)定，可以通過(guò)key[2:0]三個(gè)鍵，分別對(duì)秒，分，時(shí)進(jìn)行加1操作，從而進(jìn)行鬧鐘的設(shè)定。仿真的結(jié)果達(dá)到預(yù)期，通過(guò)。 end end end end end end 計(jì)時(shí)模塊仿真對(duì)計(jì)時(shí)模塊進(jìn)行仿真，記錄仿真波形 計(jì)時(shí)模塊仿真圖由上圖可見，當(dāng)sec信號(hào)下降沿跳變時(shí)，hour寄出去會(huì)加1,也就相當(dāng)于跳了一秒鐘時(shí)間。h24) //加到24，復(fù)位 hour[23:16] = 839。b1。h0。 //時(shí)個(gè)位加一 if(hour[19:16] = 439。 hour[19:16] = hour[19:16] + 139。h6) //加到6，復(fù)位 begin hour[15:12] = 439。b1。h0。 //分個(gè)位加一 if(hour[11:8] = 439。 hour[11:8] = hour[11:8] + 139。h6) //加到6，復(fù)位 begin hour[7:4] = 439。b1。h0。 //秒加 1 if(hour[3:0] = 439。//時(shí)間計(jì)算及校準(zhǔn)部分always (negedge sec)//計(jì)時(shí)處理 begin hour[3:0] = hour[3:0] + 139。當(dāng)時(shí)分十位[23,20]為2和分個(gè)位為4，全部清零，開始重新計(jì)時(shí)。當(dāng)秒十位hour[7,4]為5秒個(gè)位為9時(shí)（即59秒），分個(gè)位hour[11,8]加1，與此同時(shí)秒個(gè)位和秒十位都清零。 計(jì)時(shí)模塊實(shí)現(xiàn) 計(jì)時(shí)模塊描述與實(shí)現(xiàn)計(jì)時(shí)模塊是采用16進(jìn)制來(lái)實(shí)現(xiàn)的，將hour[23,0]定義為其時(shí)分秒，其中hour[3,0]為其秒鐘上的個(gè)位數(shù)值，hour[4,7]為其秒鐘上的十位數(shù)值，以此類推分鐘、時(shí)鐘的個(gè)位和十位。觸發(fā)clk1跳變，使得count1加一，count1累加到499的時(shí)候，下一個(gè)數(shù)據(jù)為0，共技術(shù)500個(gè)值。 //計(jì)數(shù)器清零 sec = ~sec。d500) //？ begin count1 = 939。b1。 //計(jì)數(shù)器清零 clk1 = ~clk1。d24000) //？ begin count = 1539。b1。為了保證計(jì)時(shí)準(zhǔn)確，我們對(duì)系統(tǒng)時(shí)鐘48MHz進(jìn)行了48000分頻生成1kHz信號(hào)clk1，在通過(guò)1kHz信號(hào)，生成1Hz信號(hào)clk?？紤]到仿真的需要，模塊中間生成1個(gè)1kHz的時(shí)鐘信號(hào)。 //鬧鐘使能信號(hào) 模塊框圖通過(guò)quartus II的creat symble for current file功能生成框圖如下：分頻模塊實(shí)現(xiàn)，計(jì)數(shù)電路所需時(shí)鐘信號(hào)為1HZ，而系統(tǒng)時(shí)鐘為48MHZ，所以要對(duì)系統(tǒng)時(shí)鐘進(jìn)行分頻以來(lái)滿足電路的需要。 //1ms時(shí)鐘reg beep_r。 //鬧鐘使能寄存器reg sec 。 //蜂鳴器截止寄存器reg clktime_en = 139。 //蜂鳴器寄存器reg [15:0] beep_count_end = 1639。 // 按鍵消抖輸出 reg [15:0] beep_count = 1639。b11111。b11111。b11111。b11。h000000。h235956。 //定義計(jì)數(shù)寄存器reg [14:0] count。 //定義數(shù)碼管選擇輸出寄存器 reg [3:0] disp_dat。h0。 // 數(shù)碼管段輸出引腳output beep。output [7:0] dig。 //輸入按鍵 ，key[3:0]分別為秒，分鐘，小時(shí)的增加按鍵。// 模塊名 clock input clk。 整體信號(hào)定義對(duì)整個(gè)模塊進(jìn)行信號(hào)定義。整點(diǎn)報(bào)時(shí)會(huì)播放音樂，鬧鐘時(shí)嘀嘀嘀報(bào)警。 鬧鐘設(shè)定模塊：可根據(jù)按鍵的設(shè)定鬧鐘的時(shí)間，當(dāng)計(jì)時(shí)模塊的時(shí)間與鬧鐘設(shè)定模塊的時(shí)間相等的時(shí)候，給蜂鳴器一個(gè)使能信號(hào)，蜂鳴器鬧鈴。因此數(shù)字時(shí)鐘所包含的模塊可分為，分頻模塊，按鍵模塊，計(jì)時(shí)校準(zhǔn)模塊，鬧鐘模塊，LED顯示模塊，模塊之間的關(guān)系下圖：針對(duì)框圖流程，設(shè)定出各個(gè)模塊的需求： 分頻電路：針對(duì)計(jì)時(shí)器模塊與鬧鐘設(shè)定模塊的需求，可以知道分頻模塊需要生成一個(gè)1Hz的頻率信號(hào)，確保計(jì)時(shí)模塊可以正常計(jì)數(shù)。若把 JP7斷開，Q4 截止，蜂鳴器停止蜂鳴。當(dāng)在 BEEP輸入一定頻率的脈沖時(shí)，蜂鳴器蜂鳴，改變輸入頻率可以改變蜂鳴器的響聲。電路中為了防止FPGA的I/O設(shè)為輸出且為高電平在按鍵下直接對(duì)地短路，電阻RPRP10對(duì)此都能起到保護(hù)作用。當(dāng)鍵盤被按下是為“0”，未被按下是為“1”。 鍵盤控制電路鍵盤控制電路要實(shí)現(xiàn)時(shí)鐘系統(tǒng)調(diào)時(shí)的功能和鬧鈴開關(guān)的功能。如圖 25所示為共陽(yáng)數(shù)碼管及其電路，數(shù)碼管有 8 個(gè)段分別為：h、g、f、e、d、c、b 和a（h 為小數(shù)點(diǎn)） ，只要公共端為高電平“1” ，某個(gè)段輸出低電平“0”則相應(yīng)的段就亮。共陰數(shù)碼管是將 8 個(gè)發(fā)光二極管的陰極連接在一起作為公共端，而共陽(yáng)數(shù)碼管是將 8 個(gè)發(fā)光二極管的陽(yáng)極連接在一起作為公共端。數(shù)碼管 LED顯示是工程項(xiàng)目中使用較廣的一種輸出顯示器件。 系統(tǒng)時(shí)鐘電路圖 顯示電路由于本設(shè)計(jì)需要顯示時(shí)間信息包括：時(shí)、分、秒，顯所以采用主板上七段數(shù)碼管顯示電路與系統(tǒng)連接實(shí)現(xiàn)顯示模塊的功能。核心板包含一個(gè)50MHz的有源晶振作為系統(tǒng)的時(shí)鐘源。~387MHz，~275MHz的系統(tǒng)時(shí)鐘。為了得到一個(gè)穩(wěn)定、精確的時(shí)鐘頻率，有源晶振的供電電源經(jīng)過(guò)了LC濾波。核心板包含一個(gè)48MHz的有源晶振作為系統(tǒng)的時(shí)鐘源。~387MHz，~275MHz的系統(tǒng)時(shí)鐘。在JGTA進(jìn)行配置的時(shí)候，所有用戶I/O扣都為高阻態(tài)。JTAG模式使用4個(gè)專門的信號(hào)引腳：TDI、TDO、TMS以及TCK。Quartus 。本系統(tǒng)采用的是JTAG配置模式下載配置數(shù)據(jù)到FPGA。核心板EP1C6Q240器件特性如表21。EP1C6Q240包含有5980個(gè)邏輯單元和92Kbit的片上RAM。（1） 核心板的硬件資源核心板采用4層板精心設(shè)計(jì)，采用120針接口。第三章 數(shù)字化時(shí)鐘系統(tǒng)硬件設(shè)計(jì) 系統(tǒng)核心板電路分析本系統(tǒng)采用的開發(fā)平臺(tái)標(biāo)配的核心板是QuickSOPC,可以實(shí)現(xiàn)EDA、SOP和DSP的實(shí)驗(yàn)及研發(fā)。l 提供強(qiáng)有力的文件讀寫能力。l 對(duì)高級(jí)編程語(yǔ)言結(jié)構(gòu)，例如條件語(yǔ)句、情況語(yǔ)句和循環(huán)語(yǔ)句，語(yǔ)言中都可以使用。l Verilog HDL還具有內(nèi)置邏輯函數(shù)，例如amp。l 能夠使用門和模塊實(shí)例化語(yǔ)句在結(jié)構(gòu)級(jí)進(jìn)行結(jié)構(gòu)描述。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報(bào)告消息。l 同一語(yǔ)言可用于生成模擬激勵(lì)和指定測(cè)試的驗(yàn)證約束條件，例如輸入值的指定。l 設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開關(guān)級(jí)、門級(jí)、寄存器傳送級(jí)（RTL）到算法級(jí)，包括進(jìn)程和隊(duì)列級(jí)。l Verilog HDL語(yǔ)言的描述能力能夠通過(guò)使用編程語(yǔ)言接口（PLI）機(jī)制進(jìn)一步擴(kuò)展。l Verilog HDL不再是某些公司的專有語(yǔ)言而是IEEE標(biāo)準(zhǔn)。l 能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。l Verilog HDL中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。l 可采用三種不同方式或混合方式對(duì)設(shè)計(jì)建模。l 開關(guān)級(jí)基本結(jié)構(gòu)模型，例如pmos和nmos等也被內(nèi)置在語(yǔ)言中。l 用戶定義原語(yǔ)（UP）創(chuàng)建的靈活性。當(dāng)然,完整的硬件描述語(yǔ)言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。Verilog HDL提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。因此，用這種語(yǔ)言編寫的模型能夠使用Ve rilog仿真器進(jìn)行驗(yàn)證。此外，Verilog HDL語(yǔ)