【正文】 b0。 else if ((clktime[23:0] = hour[23:0])amp。end//鬧鈴使能控制always (posedge clk) begin if (!keyen[0]) //判斷鬧鈴是否有取消 clktime_en = 139。 endcaseendelse beep_count_end = 1639。 //高音 7 的分頻系數(shù)值 default:beep_count_end = 1639。h8:beep_count_end = 1639。h2,439。 endcaseelse if (!clktime_en)begin case(count1[8:5]) 439。 //中音 4 的分頻系數(shù)值 default:beep_count_end = 1639。h8:beep_count_end = 1639。h6a88。 //中音 5 的分頻系數(shù)值 439。h6:beep_count_end = 1639。hb327。 //中音 1 的分頻系數(shù)值 439。h3:beep_count_end = 1639。h7794。 //中音 4 的分頻系數(shù)值 439。h1:beep_count_end = 1639。h6a88。 //取反輸出信號 end end always (posedge clk) beginif (!beepen)case(hour[3:0]) 439。h0。(!(beep_count_end == 1639。 //計數(shù)器加 1 if((beep_count == beep_count_end)amp。 end end end end end end //蜂鳴器的計數(shù)定時器always(posedge clk) begin beep_count = beep_count + 139。h24) hour[23:16] = 839。b1。h0。 //時個位加一 if(hour[19:16] = 439。 hour[19:16] = hour[19:16] + 139。h6) begin hour[15:12] = 439。b1。h0。 //分個位加一 if(hour[11:8] = 439。 hour[11:8] = hour[11:8] + 139。h6) begin hour[7:4] = 439。b1。h0。 //秒加 1 if(hour[3:0] = 439。 endcase end else begin hour[3:0] = hour[3:0] + 139。h0。 //秒十位加一 end if(hour[7:4] = 439。 hour[7:4] = hour[15:12] + 139。ha) begin hour[3:0] = 439。b1。 end 339。h6) hour[15:8] = 839。b1。h0。 //分個位加一 if(hour[11:8] = 439。b101: begin hour[11:8] = hour[11:8] + 139。h0。 //時十位加一 end if(hour[23:16] = 839。 hour[23:20] = hour[23:20] + 139。ha) begin hour[19:16] = 439。b1。 end //時間計算及校準部分always (negedge sec)//計時處理 begin if(!keyen[1]) //校準鍵是否有按下 begin case(key_done[2:0]) 339。sec) seg_r = 839。 //不顯示 endcase if((count1[3:1]== 339。 //顯示 default:seg_r = 839。ha:seg_r = 839。h90。 //顯示 8 439。h8:seg_r = 839。hf8。 //顯示 6 439。h6:seg_r = 839。h92。 //顯示 4 439。h4:seg_r = 839。hb0。 //顯示 2 439。h2:seg_r = 839。hf9。 //顯示 0 439。h0:seg_r = 839。b01111111。 //選擇第七個數(shù)碼管顯示 339。d6:dig_r = 839。b11011111。 //選擇第五個數(shù)碼管顯示 339。d4:dig_r = 839。b11110111。 //選擇第三個數(shù)碼管顯示 339。d2:dig_r = 839。b11111101。 //選擇第一個數(shù)碼管顯示 339。d0:dig_r = 839。ha。d15:disp_dat = hour[23:20]。d14:disp_dat = hour[19:16]。ha。 //分十位 439。 //分個位 439。 //顯示 439。d10:disp_dat = 439。d9:disp_dat = hour[7:4]。d8:disp_dat = hour[3:0]。d7:disp_dat = clktime[23:20]。d6:disp_dat = clktime[19:16]。ha。 //分十位 439。 //分個位 439。 //顯示 439。d2:disp_dat = 439。d1:disp_dat = clktime[7:4]。d0:disp_dat = clktime[3:0]。 end default: clktime = clktime。h60) clktime[7:0] = 839。b1。h0。 //秒個位加一 if(clktime[3:0] == 439。b011: begin clktime[3:0] = clktime[3:0] + 139。h0。 //分十位加一 end if(clktime[15:8] == 839。 clktime[15:12] = clktime[15:12] + 139。ha) begin clktime[11:8] = 439。b1。 end 339。h24) clktime[23:16] = 839。b1。h0。 //時個位加一 if(clktime[19:16] == 439。b110: begin clktime[19:16] = clktime[19:16] + 139。 //校準按鍵轉(zhuǎn)換endalways (negedge key_done[3]) begin keyen[0] = ~keyen[0]。 dout3 = dout2。 //置位秒標志 end endalways (posedge count1[5]) //按鍵去噪聲begin dout1 = key。d0。 if(count1 == 939。 //置位秒標志 end end//秒信號產(chǎn)生部分 always (posedge clk1) // 定義 clock 上升沿觸發(fā) begin count1 = count1 + 139。d0。 if(count == 1539。 // 按鍵消抖輸出 //1ms信號產(chǎn)生部分 always (posedge clk) // 定義 clock 上升沿觸發(fā) begin count = count + 139。 //輸出數(shù)碼管譯碼結(jié)果 assign beepen = |hour[15:4]。 //輸出音樂 assign dig = dig_r。 //寄存器 wire beepen。 //1秒時鐘reg clk1。b1。hffff。h0。 // 寄存器 wire [4:0] key_done。reg [4:0] dout3 = 539。reg [4:0] dout2 = 539。 // 定義標志位 reg [4:0] dout1 = 539。 //定義設(shè)定鬧鐘reg [1:0] keyen = 239。 // 定義現(xiàn)在時刻寄存器 reg [23:0] clktime = 2439。 //定義計數(shù)中間寄存器 reg [23:0] hour = 2439。 // 定義顯示數(shù)據(jù)寄存器 reg [8:0] count1。 //定義數(shù)碼管輸出寄存器 reg [7:0] dig_r。 //蜂鳴器輸出端 reg [7:0] seg_r = 839。 // 數(shù)碼管選擇輸出引腳 aoutput [7:0] seg。 // 輸入時鐘 input [4:0] key。最后，還要感謝和我一樣即將畢業(yè)的同班同學(xué)；感謝大學(xué)四年的同寢室室友；感謝那些沒有提及姓名，但也同樣給予我?guī)椭睦蠋?、同學(xué)和朋友！附 錄module clock(clk,key,dig,seg,beep)。在我走向社會，走向工作崗位的過程中，老師給予我的教誨、幫助和殷切期望，促使我更加積極追求新的人生目標。本論文的選題和撰寫都是在她的指導(dǎo)下完成的。在這里，我要感謝在這些在我畢業(yè)設(shè)計過程中指導(dǎo)和幫助過我的人。[16]． 閻石，數(shù)字電子技術(shù)基礎(chǔ)(第四版)[M]，北京:高等教育出版社，1998。[13]． 集成電路手冊分編委會編，中外集成電路簡明速查手冊，TTL、CMOS電路[M]，北京:電子工業(yè)出版社，1997。[11]． 李可，數(shù)字鐘電路及應(yīng)用[M]，北京:電子工業(yè)出版社，1996。[9]． 張慶雙，電子元器件的選用與檢測，機械工業(yè)出版社，2003。[7]． 謝自美，電子線路設(shè)計、實驗、測試，華中理工大學(xué)出版社，2003。[5]． 高吉祥，電子技術(shù)基礎(chǔ)實驗與課程設(shè)計，電子工業(yè)出版社，2002。[3]． 王開軍,姜宇柏，面向CPLD/FPGA的VHDL設(shè)計,機械工業(yè)出版社,2006，2865。 展望針對數(shù)字時鐘的設(shè)計，通過以上的驗證，我們可以知道，對數(shù)字時鐘來說，其實占用很少邏輯資源，也就意味著如果一點制作成SOC的話，成本會非常的低，所以基于這點，整個模塊完全可以依附在其他功能產(chǎn)品（如CPU內(nèi)部）上，給整個產(chǎn)品增加的優(yōu)勢。如果將這個數(shù)字時鐘應(yīng)用于現(xiàn)實生活中，還存在些許的問題。第六章 總結(jié)和展望 總結(jié)在FPGA上設(shè)計和調(diào)試都需要耐心，時鐘設(shè)計在生活中無處不在，設(shè)計的過程要考慮到應(yīng)用的習(xí)慣，設(shè)計更人性化的體驗，才會是一個好的設(shè)計。（5）鬧鐘報時和整點報時蜂鳴時間問題。經(jīng)過檢查，找到原因是沒有給按鍵進行按鍵去抖動。通過在網(wǎng)絡(luò)資源和書籍的學(xué)習(xí)正確的改善了這個問題。（3）時鐘模塊時，出現(xiàn)秒鐘走的過快的現(xiàn)象。在設(shè)定引腳時，沒有選擇正確的輸出引腳。出現(xiàn)此問題時候，首先對硬件進行再次檢查，用示波器檢查引腳兩端是否有信號的輸入輸出。確定將未使用的引腳設(shè)置為三態(tài)輸入，否則可能會損壞芯片。） 調(diào)試注意事項軟件設(shè)計時，需要確定好軟件設(shè)計的思路，即先確定各個功能需要實現(xiàn)的先后，再將各功能模塊單獨進行編寫調(diào)試，待各模塊功能完善后，再進行總體聯(lián)合調(diào)試。此模塊調(diào)試結(jié)果如圖42所示： 時間系統(tǒng)模塊調(diào)試圖（3）按鍵模塊調(diào)試key1按鍵被按下進入校時狀態(tài)，key2按鍵被按下進入調(diào)鬧鐘狀態(tài)（在鬧鈴響時按此鍵能屏蔽鬧鈴音），在兩個不同狀態(tài)下，keykeykey5三個按鍵的功能是相同的，當(dāng)被按下時，時、分、秒的數(shù)值加1。時間系統(tǒng)需要實現(xiàn)時、分、秒的正確走時。將需要顯示的內(nèi)容編寫在程序內(nèi)，單獨得進行仿真。 調(diào)試過程及結(jié)果調(diào)試過程按照：顯示模塊→時間模塊→鍵盤模塊→時間設(shè)定及其顯示模塊→鬧鈴、整點報時設(shè)定及其顯示模塊的順序進行調(diào)試。在與主程序銜接時，主程序和各子程序也需作相應(yīng)的改動，以便與子程序更好的銜接，特別是顯示子程序需作較大改動，以便對不同內(nèi)容進行顯示。功能模塊先后調(diào)試順序為：顯示模塊→時間模塊→鍵