【正文】 言提供了編程語(yǔ)言接口，通過(guò)該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問(wèn)設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。Verilog HDL 語(yǔ)言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門和完整的電子數(shù)字系統(tǒng)之間。 II仿真菜單下拉圖 工具欄 工具欄緊鄰菜單欄下方，它其實(shí)是各菜單功能的快捷按鈕組合區(qū)。 （2）【run EDA timing analyzer tool 】選項(xiàng)：運(yùn)行EDA時(shí)序分析工具，EDA是第三方仿真工具。 （10）【powerplay power analyzer tool】選項(xiàng)：PowerPlay 功耗分析工具。 （8）【simulation tool】選項(xiàng)：對(duì)編譯過(guò)電路進(jìn)行功能仿真和時(shí)序仿真。 （6）【simulation report】選項(xiàng)：生成功能仿真報(bào)告。 （4）【pilation report】選項(xiàng)：適配信息報(bào)告，通過(guò)它可以查看詳細(xì)的適配信息，包括設(shè)置和適配結(jié)果等。 （2）【Start Compilation】選項(xiàng)：開始完全編譯過(guò)程，這里包括分析與綜合、適配、裝配文件、定時(shí)分析、網(wǎng)表文件提取等過(guò)程。 II菜單欄設(shè)定引腳下拉圖4) 【processing】菜單【processing】菜單的功能是對(duì)所設(shè)計(jì)的電路進(jìn)行編譯和檢查設(shè)計(jì)的正確性。 （6）【assignment editor】選項(xiàng)：任務(wù)編輯器。 （5）【Setting】選項(xiàng)：設(shè)置控制。使用此工具可以對(duì)工程進(jìn)行綜合、仿真、時(shí)序分析，等等。（3）【Timing Ananlysis Setting】選項(xiàng)：為當(dāng)前設(shè)計(jì)的 tpd、tco、tsu、fmax等時(shí)間參數(shù)設(shè)定時(shí)序要求。 II菜單欄全屏切換圖3) 【Assignments】菜單（1）【Device】選項(xiàng)：為當(dāng)前設(shè)計(jì)選擇器件?？梢詫⒃O(shè)計(jì)的電路封裝成一個(gè)元件符號(hào)，供以后在原理圖編輯器下進(jìn)行層次設(shè)計(jì)時(shí)調(diào)用。對(duì)話框中第一行表示工程所在的工作庫(kù)文件夾，第二行表示此項(xiàng)工程的工程名，第三行表示頂層文件的實(shí)體名，一般與工程名相同。點(diǎn)擊后彈出對(duì)話框。 （2）【Open】選項(xiàng)：打開一個(gè)文件。 【Design File】選項(xiàng)：新建設(shè)計(jì)文件，常用的有：AHDL文本文件、VHDL文本文件、Verilog HDL文本文件、原理圖文件等。第五章對(duì)全文的總結(jié)，對(duì)本系統(tǒng)功能實(shí)現(xiàn)以及制作過(guò)程中需要注意的方面，及整個(gè)系統(tǒng)軟件編寫中所吸取的經(jīng)驗(yàn)教訓(xùn)進(jìn)行論述，同時(shí)，也對(duì)整個(gè)研究應(yīng)用進(jìn)行展望。第三章根據(jù)系統(tǒng)設(shè)計(jì)要求，著手對(duì)數(shù)字化時(shí)鐘系統(tǒng)軟件進(jìn)行功能的實(shí)現(xiàn)，將各功能模塊有機(jī)結(jié)合，實(shí)現(xiàn)時(shí)鐘走時(shí)，實(shí)現(xiàn)鬧鈴、整點(diǎn)報(bào)時(shí)附加功能。. 論文結(jié)構(gòu)第一章詳細(xì)論述了近些年來(lái)，數(shù)字化時(shí)鐘系統(tǒng)研究領(lǐng)域的動(dòng)態(tài)及整個(gè)數(shù)字化時(shí)鐘系統(tǒng)的發(fā)展?fàn)顩r，同時(shí)分析了所面臨的問(wèn)題與解決方案，從而提出了本論文的研究任務(wù)。我國(guó)生產(chǎn)的電子時(shí)鐘有很多種，總體上來(lái)說(shuō)以研究多功能電子時(shí)鐘為主，使電子時(shí)鐘除了原有的顯示時(shí)間基本功能外，還具有鬧鈴，報(bào)警等功能。第二次革命是石英晶體振蕩器的應(yīng)用，發(fā)明了走時(shí)精度更高的石英電子鐘表，使鐘表的走時(shí)月差從分級(jí)縮小到秒級(jí)。二十一世紀(jì)的今天，最具代表性的計(jì)時(shí)產(chǎn)品就是電子時(shí)鐘，它是近代世界鐘表業(yè)界的第三次革命。滿足人們得到精確時(shí)間以及時(shí)間提醒的需求，方便人們生活。本課題使用Cyclone EP1C6Q240的FPGA器件，完成實(shí)現(xiàn)一個(gè)可以計(jì)時(shí)的數(shù)字時(shí)鐘。設(shè)計(jì)采用FPGA現(xiàn)場(chǎng)可編程技術(shù)，運(yùn)用自頂向下的設(shè)計(jì)思想設(shè)計(jì)電子鐘。隨著現(xiàn)場(chǎng)可編程門陣列( field programmable gate array ，F(xiàn)PGA) 的出現(xiàn)，電子系統(tǒng)向集成化、大規(guī)模和高速度等方向發(fā)展的趨勢(shì)更加明顯， 作為可編程的集成度較高的ASIC，可在芯片級(jí)實(shí)現(xiàn)任意數(shù)字邏輯電路，從而可以簡(jiǎn)化硬件電路，提高系統(tǒng)工作速度，縮短產(chǎn)品研發(fā)周期。關(guān)于多功能的數(shù)字時(shí)鐘研究畢業(yè)論文目 錄摘 要 1Abstract 2第一章 緒論 1. 選題意義與研究現(xiàn)狀 1. 國(guó)內(nèi)外研究及趨勢(shì) 1. 論文結(jié)構(gòu) 2第二章 編程軟件及語(yǔ)言介紹 3 Quarters II編程環(huán)境介紹 3 菜單欄 3 工具欄 8 功能仿真流程 9 Verilog HDL語(yǔ)言介 10 什么是verilog HDL語(yǔ)言 10 主要功能 11第三章 數(shù)字化時(shí)鐘系統(tǒng)硬件設(shè)計(jì) 13 系統(tǒng)核心板電路分析 13 系統(tǒng)主板電路分析 15 時(shí)鐘模塊電路 15 顯示電路 15 鍵盤控制電路 17 蜂鳴電路設(shè)計(jì) 17第四章 數(shù)字化時(shí)鐘系統(tǒng)軟件設(shè)計(jì) 18 整體方案介紹 18 整體設(shè)計(jì)描述 18 整體信號(hào)定義 19 模塊框圖 20 分頻模塊實(shí)現(xiàn) 20 分頻模塊描述 20 分頻模塊設(shè)計(jì) 20 分頻模塊仿真 21 計(jì)時(shí)模塊實(shí)現(xiàn) 21 計(jì)時(shí)模塊描述與實(shí)現(xiàn) 21 計(jì)時(shí)模塊仿真 23 按鍵處理模塊實(shí)現(xiàn) 23 按鍵處理模塊描述 23 按鍵去抖處理模塊設(shè)計(jì) 24 按鍵模塊去抖仿真 24 鬧鐘模塊實(shí)現(xiàn) 25 鬧鐘模塊設(shè)計(jì) 25 鬧鐘設(shè)定模塊仿真 25 蜂鳴器模塊實(shí)現(xiàn) 25 蜂鳴器模塊描述 25 蜂鳴器模塊實(shí)現(xiàn) 26 蜂鳴器模塊仿真 27 顯示模塊實(shí)現(xiàn) 27 顯示模塊描述 27 顯示模塊實(shí)現(xiàn) 27 顯示模塊仿真 29第五章 系統(tǒng)調(diào)試及運(yùn)行結(jié)果分析 30 硬件調(diào)試 30 軟件調(diào)試 31 調(diào)試過(guò)程及結(jié)果 31 調(diào)試注意事項(xiàng) 33第六章 總結(jié)和展望 34 總結(jié) 34 展望 34參考文獻(xiàn) 35致 謝 36附 錄 37III浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì)(論文)第一章 緒論. 選題意義與研究現(xiàn)狀在這個(gè)時(shí)間就是金錢的年代里，數(shù)字電子鐘已成為人們生活中的必需品。目前應(yīng)用的數(shù)字鐘不僅可以實(shí)現(xiàn)對(duì)年、月、日、時(shí)、分、秒的數(shù)字顯示，還能實(shí)現(xiàn)對(duì)電子鐘所在地點(diǎn)的溫度顯示和智能鬧鐘功能，廣泛應(yīng)用于車站、醫(yī)院、機(jī)場(chǎng)、碼頭、廁所等公共場(chǎng)所的時(shí)間顯示。故利用 FPGA這一新的技術(shù)手段來(lái)研究電子鐘有重要的現(xiàn)實(shí)意義。避免了硬件電路的焊接與調(diào)試，而且由于FPGA的 I /O端口豐富，內(nèi)部邏輯可隨意更改，使得數(shù)字電子鐘的實(shí)現(xiàn)較為方便。該系統(tǒng)具有顯示時(shí)、分、秒，智能鬧鐘，按鍵實(shí)現(xiàn)校準(zhǔn)時(shí)鐘，整點(diǎn)報(bào)時(shí)等功能。. 國(guó)內(nèi)外研究及趨勢(shì)隨著人們生活水平的提高和生活節(jié)奏的加快，對(duì)時(shí)間的要求越來(lái)越高，精準(zhǔn)數(shù)字計(jì)時(shí)的消費(fèi)需求也是越來(lái)越多。第一次是擺和擺輪游絲的發(fā)明，相對(duì)穩(wěn)定的機(jī)械振蕩頻率源使鐘表的走時(shí)差從分級(jí)縮小到秒級(jí)，代表性的產(chǎn)品就是帶有擺或擺輪游絲的機(jī)械鐘或表。第三次革命就是單片機(jī)數(shù)碼計(jì)時(shí)技術(shù)的應(yīng)用，使計(jì)時(shí)產(chǎn)品的走時(shí)日差從分級(jí)縮小到1/600萬(wàn)秒，從原有傳統(tǒng)指針計(jì)時(shí)的方式發(fā)展為人們?nèi)粘８鼮槭煜さ囊构鈹?shù)字顯示方式，直觀明了，并增加了全自動(dòng)日期、星期的顯示功能，它更符合消費(fèi)者的生活需求！因此，電子時(shí)鐘的出現(xiàn)帶來(lái)了鐘表計(jì)時(shí)業(yè)界跨躍性的進(jìn)步。商家生產(chǎn)的電子時(shí)鐘更從質(zhì)量，價(jià)格，實(shí)用上考慮，不斷的改進(jìn)電子時(shí)鐘的設(shè)計(jì)，使其更加的具有市場(chǎng)。第二章從研究任務(wù)著手，選擇符合設(shè)計(jì)要求的常用芯片及其它元器件，詳細(xì)論述了各接口電路的設(shè)計(jì)與連接，以模塊化的形式，整合數(shù)字化時(shí)鐘硬件的設(shè)計(jì)從小到大，從局部到整體，循序漸進(jìn)，最終實(shí)現(xiàn)一個(gè)功能齊全的數(shù)字化時(shí)鐘系統(tǒng)。第四章按照設(shè)計(jì)思路，在聯(lián)機(jī)調(diào)試過(guò)程中，對(duì)時(shí)鐘系統(tǒng)的不足和缺點(diǎn)進(jìn)行分析，將調(diào)試過(guò)程作重點(diǎn)的記錄。第二章 編程軟件及語(yǔ)言介紹 Quarters II編程環(huán)境介紹運(yùn)行環(huán)境設(shè)計(jì)采用quartus II軟件實(shí)現(xiàn)，因此針對(duì)軟件需要用到的一些功能在這里進(jìn)行描述.Quartus II軟件界面簡(jiǎn)單易操作，: II軟件界面圖 菜單欄1) 【File】菜單Quartus II的【 File】菜單除具有文件管理的功能外，還有許多其他選項(xiàng) II菜單欄圖（1）【New 】選項(xiàng)：新建工程或文件，其下還有子菜單 【New Quartus II Project】選項(xiàng)：新建工程。 【Vector Waveform Five】選項(xiàng)：矢量波形文件。 （3）【New Project Wizard 】選項(xiàng)：創(chuàng)建新工程。單擊對(duì)話框最上第一欄右側(cè)的“…”按鈕，找到文件夾已存盤的文件，再單擊打開按鈕，既出現(xiàn)如圖所示的設(shè)置情況。 II新建工程圖（4）【creat /update】選項(xiàng):生成元件符號(hào)。 2) 【 View】菜單：進(jìn)行全屏顯示或?qū)Υ翱谶M(jìn)行切換，包括層次窗口、狀態(tài)窗口、消息窗口等。 （2）【Pin】選項(xiàng)：為當(dāng)前層次樹的一個(gè)或多個(gè)邏輯功能塊分配芯片引腳或芯片內(nèi)的位置。 （4）【EDA tool setting】選項(xiàng)：EDA 設(shè)置工具。EDA 設(shè)置工具屬于第三方工具?？梢允褂盟鼘?duì)工程、文件、參數(shù)等進(jìn)行修改，還可以設(shè)置編譯器、仿真器、時(shí)序分析、功耗分析等。 （7）【pin planner 】選項(xiàng)：可以使用它將所設(shè)計(jì)電路的 I/O 引腳合理的分配到已設(shè)定器件的引腳上。 （1）【Stop process】選項(xiàng)：停止編譯設(shè)計(jì)項(xiàng)目。 （3）【analyze current file】選項(xiàng)：分析當(dāng)前的設(shè)計(jì)文件，主要是對(duì)當(dāng)前設(shè)計(jì)文件的語(yǔ)法、語(yǔ)序進(jìn)行檢查。 （5）【start simulation】選項(xiàng)：開始功能仿真。 （7）【piler tool】選項(xiàng)：它是一個(gè)編譯工具，可以有選擇對(duì)項(xiàng)目中的各個(gè)文件進(jìn)行分別編譯。 （9）【classic timing analyzer tool】選項(xiàng)：classic時(shí)序仿真工具。 II菜單欄運(yùn)行下拉圖5) 【tools】菜單【tools 】菜單的功能是 （1）【run EDA simulation tool 】選項(xiàng)：運(yùn)行EDA仿真工具，EDA是第三方仿真工具。 （3）【Programmer 】選項(xiàng)：打開編程器窗口，以便對(duì) Altera 的器件進(jìn)行下載編程。 II菜單欄圖 II菜單欄按鍵功能圖 功能仿真流程 新建仿真文件 II菜單欄新建文件夾圖 功能方正操作在菜單上點(diǎn)processing在下拉菜單中，如下圖： II菜單欄processing下拉圖 Verilog HDL語(yǔ)言介 什么是verilog HDL語(yǔ)言Verilog HDL是一種硬件描述語(yǔ)言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。所有這些都使用同一種建模語(yǔ)言。Verilog HDL語(yǔ)言不僅定義了語(yǔ)法，而且對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義。語(yǔ)言從C編程語(yǔ)言中繼承了多種操作符和結(jié)構(gòu)。但是，Verilog HDL語(yǔ)言的核心子集非常易于學(xué)習(xí)和使用，這對(duì)大多數(shù)建模應(yīng)用來(lái)說(shuō)已經(jīng)足夠。 主要功能下面列出的是Verilog硬件描述語(yǔ)言的主要能力：l 基本邏輯門，例如and、or和nan d等都內(nèi)置在語(yǔ)言中。用戶定義的原語(yǔ)既可以是組合邏輯原語(yǔ)，也可以是時(shí)序邏輯原語(yǔ)。l 提供顯式語(yǔ)言結(jié)構(gòu)指定設(shè)計(jì)中的端口到端口的時(shí)延及路徑時(shí)延和設(shè)計(jì)的時(shí)序檢查。這些方式包括：行為描述方式—使用過(guò)程化結(jié)構(gòu)建模；數(shù)據(jù)流方式—使用連續(xù)賦值語(yǔ)句方式建模；結(jié)構(gòu)化方式—使用門和模塊實(shí)例語(yǔ)句描述建模。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲(chǔ)元件。l 設(shè)計(jì)的規(guī)?？梢允侨我獾模徽Z(yǔ)言不對(duì)設(shè)計(jì)的規(guī)模（大?。┦┘尤魏蜗拗啤 人和機(jī)器都可閱讀Verilog語(yǔ)言，因此它可作為EDA的工具和設(shè)計(jì)者之間的交互語(yǔ)言。PLI是允許外部函數(shù)訪問(wèn)Verilog模塊內(nèi)信息、允許設(shè)計(jì)者與模擬器交互的例程集合。l 能夠使用內(nèi)置開關(guān)級(jí)原語(yǔ)在開關(guān)級(jí)對(duì)設(shè)計(jì)完整建模。l Verilog HDL能夠監(jiān)控模擬驗(yàn)證的執(zhí)行，即模擬驗(yàn)證執(zhí)行過(guò)程中設(shè)計(jì)的值能夠被監(jiān)控和顯示。l 在行為級(jí)描述中，Verilog HDL不僅能夠在RTL級(jí)上進(jìn)行設(shè)計(jì)描述，而且能夠在體系結(jié)構(gòu)級(jí)描述及其算法級(jí)行為上進(jìn)行設(shè)計(jì)描述。l 如圖顯示了Verilog HDL的混合方式建模能力，即在一個(gè)設(shè)計(jì)中每個(gè)模塊均可以在不同設(shè)計(jì)層次上建模。（按位與）和|（按位或）。l 可以顯式地對(duì)并發(fā)和定時(shí)進(jìn)行建模。l 語(yǔ)言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊(duì)列上的事件順序在標(biāo)準(zhǔn)中沒有定義。本系統(tǒng)采用QuickSOPC標(biāo)準(zhǔn)配置為Altera公司的EP1C6Q240C8芯片。QuickSOPC核心板的硬件原理框圖如圖21所示： QuickSOPC硬件方塊圖（2） FPGA電路核心板QuickSOPC上所用的FPGA為Altera公司Cyclone系列的EP1C6Q240。EP1C6Q240有185個(gè)用戶I/O口，封裝為240Pin PQFP。表31 核心EP1C6Q240器件特性：Hb7838電子技術(shù)資料電子元件電路圖技術(shù)應(yīng)用網(wǎng)站基本知識(shí)原理維修作用參數(shù)電子元器件符號(hào)各種圖紙?zhí)匦院诵陌錏P1C6Q240器件邏輯單元（LE）5980M4K RAM 塊20RAM總量（bit）92160PLL(個(gè))2最大用戶I/O