【正文】 合方式建模能力，即在一個(gè)設(shè)計(jì)中每個(gè)模塊均可以在不同設(shè)計(jì)層次上建模。l Verilog HDL還具有內(nèi)置邏輯函數(shù)，例如amp。（按位與）和|（按位或）。l 對(duì)高級(jí)編程語(yǔ)言結(jié)構(gòu)，例如條件語(yǔ)句、情況語(yǔ)句和循環(huán)語(yǔ)句，語(yǔ)言中都可以使用。l 可以顯式地對(duì)并發(fā)和定時(shí)進(jìn)行建模。l 提供強(qiáng)有力的文件讀寫(xiě)能力。l 語(yǔ)言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊(duì)列上的事件順序在標(biāo)準(zhǔn)中沒(méi)有定義。第三章 數(shù)字化時(shí)鐘系統(tǒng)硬件設(shè)計(jì) 系統(tǒng)核心板電路分析本系統(tǒng)采用的開(kāi)發(fā)平臺(tái)標(biāo)配的核心板是QuickSOPC,可以實(shí)現(xiàn)EDA、SOP和DSP的實(shí)驗(yàn)及研發(fā)。本系統(tǒng)采用QuickSOPC標(biāo)準(zhǔn)配置為Altera公司的EP1C6Q240C8芯片。（1） 核心板的硬件資源核心板采用4層板精心設(shè)計(jì)，采用120針接口。QuickSOPC核心板的硬件原理框圖如圖21所示： QuickSOPC硬件方塊圖（2） FPGA電路核心板QuickSOPC上所用的FPGA為Altera公司Cyclone系列的EP1C6Q240。EP1C6Q240包含有5980個(gè)邏輯單元和92Kbit的片上RAM。EP1C6Q240有185個(gè)用戶I/O口，封裝為240Pin PQFP。核心板EP1C6Q240器件特性如表21。表31 核心EP1C6Q240器件特性：Hb7838電子技術(shù)資料電子元件電路圖技術(shù)應(yīng)用網(wǎng)站基本知識(shí)原理維修作用參數(shù)電子元器件符號(hào)各種圖紙?zhí)匦院诵陌錏P1C6Q240器件邏輯單元（LE）5980M4K RAM 塊20RAM總量（bit）92160PLL(個(gè))2最大用戶I/O數(shù)（個(gè)）185配置二進(jìn)制文件（.rbf）大小（bit）1167216可選串行主動(dòng)配置器件EPCS1/ EPCS4/ EPCS16（3） 配置電路Cyclone FPGA的配置方式包括：主動(dòng)配置模式、被動(dòng)配置模式以及JTAG配置模式。本系統(tǒng)采用的是JTAG配置模式下載配置數(shù)據(jù)到FPGA。通過(guò)JTAG結(jié)果，利用Quartus II軟件可以直接對(duì)FPGA進(jìn)行單獨(dú)的硬件重新配置。Quartus 。Cyclone FPGA設(shè)計(jì)成的JTAG指令比其他任何器件操作模式的優(yōu)先級(jí)都高，因此JTAG配置可隨時(shí)進(jìn)行而不用等待其他配置模式完成。JTAG模式使用4個(gè)專門(mén)的信號(hào)引腳：TDI、TDO、TMS以及TCK。JTAG的3個(gè)輸入腳TDI、TMS和TCK具有內(nèi)部弱上拉，上拉電阻大約為25kΩ。在JGTA進(jìn)行配置的時(shí)候，所有用戶I/O扣都為高阻態(tài)。（4） 時(shí)鐘電路FPGA內(nèi)部沒(méi)振蕩電路，使用有源晶振是比較理想的選擇。~387MHz，~275MHz的系統(tǒng)時(shí)鐘。當(dāng)輸入時(shí)鐘頻率較低時(shí)，可以使用FPGA的內(nèi)部PLL調(diào)整FPGA所需的系統(tǒng)時(shí)鐘，使系統(tǒng)運(yùn)行速度更快。核心板包含一個(gè)48MHz的有源晶振作為系統(tǒng)的時(shí)鐘源。如圖22所示。為了得到一個(gè)穩(wěn)定、精確的時(shí)鐘頻率，有源晶振的供電電源經(jīng)過(guò)了LC濾波。本系統(tǒng)硬件整體設(shè)計(jì)框圖如圖23所示： 系統(tǒng)主板電路分析 時(shí)鐘模塊電路FPGA內(nèi)部沒(méi)振蕩電路，使用有源晶振是比較理想的選擇。~387MHz，~275MHz的系統(tǒng)時(shí)鐘。當(dāng)輸入時(shí)鐘頻率較低時(shí)，可以使用FPGA的內(nèi)部PLL調(diào)整FPGA所需的系統(tǒng)時(shí)鐘，使系統(tǒng)運(yùn)行速度更快。核心板包含一個(gè)50MHz的有源晶振作為系統(tǒng)的時(shí)鐘源。為了得到一個(gè)穩(wěn)定、精確的時(shí)鐘頻率，有源晶振的供電電源經(jīng)過(guò)了LC濾波。 系統(tǒng)時(shí)鐘電路圖 顯示電路由于本設(shè)計(jì)需要顯示時(shí)間信息包括：時(shí)、分、秒，顯所以采用主板上七段數(shù)碼管顯示電路與系統(tǒng)連接實(shí)現(xiàn)顯示模塊的功能。主板上七段數(shù)碼管顯示電路如圖24 所示，RP4和 RP6 是段碼上的限流電阻，位碼由于電流較大，采用了三極管驅(qū)動(dòng)。數(shù)碼管 LED顯示是工程項(xiàng)目中使用較廣的一種輸出顯示器件。常見(jiàn)的數(shù)管有共陰和 共陽(yáng) 2 種。共陰數(shù)碼管是將 8 個(gè)發(fā)光二極管的陰極連接在一起作為公共端，而共陽(yáng)數(shù)碼管是將 8 個(gè)發(fā)光二極管的陽(yáng)極連接在一起作為公共端。公共端常被稱作位碼，而將其他的 8 位稱作段碼。如圖 25所示為共陽(yáng)數(shù)碼管及其電路，數(shù)碼管有 8 個(gè)段分別為：h、g、f、e、d、c、b 和a（h 為小數(shù)點(diǎn)） ，只要公共端為高電平“1” ，某個(gè)段輸出低電平“0”則相應(yīng)的段就亮。 從電路可以看出，數(shù)碼管是共陽(yáng)的，當(dāng)位碼驅(qū)動(dòng)信號(hào)為 0時(shí)，對(duì)應(yīng)的數(shù)碼管才能操作；當(dāng)段碼驅(qū)動(dòng)信號(hào)為 0 時(shí)，對(duì)應(yīng)的段碼點(diǎn)亮。 鍵盤(pán)控制電路鍵盤(pán)控制電路要實(shí)現(xiàn)時(shí)鐘系統(tǒng)調(diào)時(shí)的功能和鬧鈴開(kāi)關(guān)的功能。本設(shè)計(jì)采用主板上的獨(dú)立鍵盤(pán)來(lái)實(shí)現(xiàn)這兩個(gè)功能。當(dāng)鍵盤(pán)被按下是為“0”，未被按下是為“1”。電路連接圖如圖26所示。電路中為了防止FPGA的I/O設(shè)為輸出且為高電平在按鍵下直接對(duì)地短路，電阻RPRP10對(duì)此都能起到保護(hù)作用。 鍵盤(pán)電路圖 蜂鳴電路設(shè)計(jì)如圖27所示，蜂鳴器使用 PNP三極管進(jìn)行驅(qū)動(dòng)控制，蜂鳴器使用的是交流蜂鳴器。當(dāng)在 BEEP輸入一定頻率的脈沖時(shí)，蜂鳴器蜂鳴，改變輸入頻率可以改變蜂鳴器的響聲。因此可以利用一個(gè) PWM 來(lái)控制 BEEP，通過(guò)改變 PWM 的頻率來(lái)得到不同的聲響，也可以用來(lái)播放音樂(lè)。若把 JP7斷開(kāi)，Q4 截止，蜂鳴器停止蜂鳴。第四章 數(shù)字化時(shí)鐘系統(tǒng)軟件設(shè)計(jì) 整體方案介紹 整體設(shè)計(jì)描述設(shè)計(jì)中的數(shù)字時(shí)鐘，帶有按鍵校準(zhǔn)，定點(diǎn)報(bào)時(shí)，數(shù)碼管顯示等功能。因此數(shù)字時(shí)鐘所包含的模塊可分為，分頻模塊，按鍵模塊，計(jì)時(shí)校準(zhǔn)模塊，鬧鐘模塊，LED顯示模塊，模塊之間的關(guān)系下圖：針對(duì)框圖流程，設(shè)定出各個(gè)模塊的需求： 分頻電路：針對(duì)計(jì)時(shí)器模塊與鬧鐘設(shè)定模塊的需求，可以知道分頻模塊需要生成一個(gè)1Hz的頻率信號(hào)，確保計(jì)時(shí)模塊可以正常計(jì)數(shù)。 計(jì)時(shí)器模塊：計(jì)數(shù)模塊的作用是收到分頻模塊1Hz頻率的信號(hào)線，能進(jìn)行正確計(jì)時(shí)，并且可以通過(guò)按鍵進(jìn)行時(shí)間的修改，且當(dāng)整點(diǎn)時(shí)，給蜂鳴器產(chǎn)生使能信號(hào)，進(jìn)行整點(diǎn)報(bào)時(shí)，播放音樂(lè)。 鬧鐘設(shè)定模塊：可根據(jù)按鍵的設(shè)定鬧鐘的時(shí)間，當(dāng)計(jì)時(shí)模塊的時(shí)間與鬧鐘設(shè)定模塊的時(shí)間相等的時(shí)候，給蜂鳴器一個(gè)使能信號(hào)，蜂鳴器鬧鈴。 蜂鳴器模塊：根據(jù)計(jì)時(shí)模塊，鬧鐘模塊給出的使能信號(hào)，判定蜂鳴器是整點(diǎn)報(bào)時(shí)，還是鬧鐘響鈴。整點(diǎn)報(bào)時(shí)會(huì)播放音樂(lè)，鬧鐘時(shí)嘀嘀嘀報(bào)警。 LED顯示模塊：根據(jù)實(shí)際的需求顯示計(jì)時(shí)模塊的時(shí)間，還是鬧鐘設(shè)定模塊的時(shí)間，8個(gè)七段碼LED數(shù)碼管，進(jìn)行掃描方式顯示數(shù)據(jù)。 整體信號(hào)定義對(duì)整個(gè)模塊進(jìn)行信號(hào)定義。接口及寄存器定義module clock(clk,key,dig,seg,beep)。// 模塊名 clock input clk。 // 輸入時(shí)鐘 input [4:0] key。 //輸入按鍵 ，key[3:0]分別為秒，分鐘，小時(shí)的增加按鍵。Key[4]為鬧鐘設(shè)置按鍵，key[5]為校準(zhǔn)設(shè)置按鍵。output [7:0] dig。 // 數(shù)碼管選擇輸出引腳 aoutput [7:0] seg。 // 數(shù)碼管段輸出引腳output beep。 //蜂鳴器輸出端 reg [7:0] seg_r = 839。h0。 //定義數(shù)碼管輸出寄存器 reg [7:0] dig_r。 //定義數(shù)碼管選擇輸出寄存器 reg [3:0] disp_dat。 // 定義顯示數(shù)據(jù)寄存器 reg [8:0] count1。 //定義計(jì)數(shù)寄存器reg [14:0] count。 //定義計(jì)數(shù)中間寄存器 reg [23:0] hour = 2439。h235956。 // 定義現(xiàn)在時(shí)刻寄存器 reg [23:0] clktime = 2439。h000000。 //定義設(shè)定鬧鐘reg [1:0] keyen = 239。b11。 // 定義標(biāo)志位 reg [4:0] dout1 = 539。b11111。reg [4:0] dout2 = 539。b11111。reg [4:0] dout3 = 539。b11111。 // 寄存器 wire [4:0] key_done。 // 按鍵消抖輸出 reg [15:0] beep_count = 1639。h0。 //蜂鳴器寄存器reg [15:0] beep_count_end = 1639。hffff。 //蜂鳴器截止寄存器reg clktime_en = 139。b1。 //鬧鐘使能寄存器reg sec 。 //1秒時(shí)鐘reg clk1。 //1ms時(shí)鐘reg beep_r。 //寄存器 wire beepen。 //鬧鐘使能信號(hào) 模塊框圖通過(guò)quartus II的creat symble for current file功能生成框圖如下：分頻模塊實(shí)現(xiàn)，計(jì)數(shù)電路所需時(shí)鐘信號(hào)為1HZ，而系統(tǒng)時(shí)鐘為48MHZ，所以要對(duì)系統(tǒng)時(shí)鐘進(jìn)行分頻以來(lái)滿足電路的需要。 分頻模塊實(shí)現(xiàn) 分頻模塊描述對(duì)于分頻模塊，關(guān)鍵是生成個(gè)1Hz的時(shí)鐘信號(hào)?？紤]到仿真的需要，模塊中間生成1個(gè)1kHz的時(shí)鐘信號(hào)。1Hz的信號(hào)的產(chǎn)生用來(lái)產(chǎn)生時(shí)鐘的秒脈沖，： 分頻模塊設(shè)計(jì)本系統(tǒng)程序設(shè)計(jì)時(shí)鐘的準(zhǔn)確與否主要取決于秒脈沖的精確度。為了保證計(jì)時(shí)準(zhǔn)確，我們對(duì)系統(tǒng)時(shí)鐘48MHz進(jìn)行了48000分頻生成1kHz信號(hào)clk1，在通過(guò)1kHz信號(hào)，生成1Hz信號(hào)clk。//1ms信號(hào)產(chǎn)生部分 always @(posedge clk) // 定義 clock 上升沿觸發(fā) begin count = count + 139。b1。 if(count == 1539。d24000) //？ begin count = 1539。d0。 //計(jì)數(shù)器清零 clk1 = ~clk1。 //置位秒標(biāo)志 end end//秒信號(hào)產(chǎn)生部分 always @(posedge clk1) // 定義 clock 上升沿觸發(fā) begin count1 = count1 + 139。b1。 if(count1 == 939。d500) //？ begin count1 = 939。d0。 //計(jì)數(shù)器清零 sec = ~sec。 //置位秒標(biāo)志 endEnd 分頻模塊仿真通過(guò)設(shè)置功能仿真，檢查代碼的正確性 仿真結(jié)果 分頻模塊波形仿真圖右上圖可以知道，計(jì)數(shù)寄存器count累加到23999時(shí)，重新變?yōu)?，共計(jì)數(shù)了24000個(gè)值。觸發(fā)clk1跳變，使得count1加一，count1累加到499的時(shí)候，下一個(gè)數(shù)據(jù)為0，共技術(shù)500個(gè)值。所以，sec信號(hào)的頻率為1Hz，滿足設(shè)計(jì)要求。 計(jì)時(shí)模塊實(shí)現(xiàn) 計(jì)時(shí)模塊描述與實(shí)現(xiàn)計(jì)時(shí)模塊是采用16進(jìn)制來(lái)實(shí)現(xiàn)的，將hour[23,0]定義為其時(shí)分秒，其中hour[3,0]為其秒鐘上的個(gè)位數(shù)值，hour[4,7]為其秒鐘上的十位數(shù)值，以此類推分鐘、時(shí)鐘的個(gè)位和十位。當(dāng)clk脈沖過(guò)來(lái)時(shí)，秒個(gè)位hour[3,0]便開(kāi)始加1，當(dāng)加到9時(shí)，秒十位加1，與此同時(shí)秒個(gè)位清零，繼續(xù)加1。當(dāng)秒十位hour[7,4]為5秒個(gè)位為9時(shí)（即59秒），分個(gè)位hour[11,8]加1，與此同時(shí)秒個(gè)位和秒十位都清零。以此類推，當(dāng)分十位hour[15,12]為5和分個(gè)位為9時(shí)（即59分），時(shí)個(gè)位加1,與此同時(shí)分個(gè)位hour[19,16]和分十位都清零。當(dāng)時(shí)分十位[23,20]為2和分個(gè)位為4，全部清零，開(kāi)始重新計(jì)時(shí)。從功能上講分別為模60計(jì)數(shù)器，模60計(jì)數(shù)器和模24計(jì)數(shù)器。//時(shí)間計(jì)算及校準(zhǔn)部分always @(negedge sec)//計(jì)時(shí)處理 begin hour[3:0] = hour[3:0] + 139。b1。 //秒加 1 if(hour[3:0] = 439。ha) //加到10，復(fù)位 begin hour[3:0] = 439。h0。 hour[7:4] = hour[7:4] + 139。b1。 // 秒的十位加一 if(hour[7:4] = 439。h6) //加到6，復(fù)位 begin hour[7:4] = 439。h0。 hour[11:8] = hour[11:8] + 139。b1。 //分個(gè)位加一 if(hour[11:8] = 439。ha) //加到10，復(fù)位 begin hour[11:8] = 439。h0。 hour[15:12] = hour[15:12] + 139。b1。 //分十位加一 if(hour[15:12] = 439。h6) //加到6，復(fù)位 begin hour[15:12