【正文】 23：8；24：13；25：19；26：26；27：34；28：43；29：53；2A：64；2B：75；2C：87；2D：99；2E：112；2F：124；30：137；31：150；32：162；33：174；34：186；35：197；36：207；37：217；38：225；39：233；3A：239；3B：245；3C：249；3D：252；3E：254；3F：255；END； 其中WIDTH=8，表示數(shù)據(jù)輸出位寬是8；DEPTH=64，表示共有64個8位數(shù)據(jù)點；ADDRESS＿RADIX=HEX，表示地址信號用十六進(jìn)制數(shù)表示；DATA＿RADIX=DEC，存盤的路徑為d:\lihui\data。LIBRARY ieee。lpm_widthad: NATURAL。BEGINq = sub_wire0(7 DOWNTO 0)。首先選擇菜單File→Project→Set ProjecttoCurrentFile，當(dāng)前的設(shè)計工程即被指定為ipm?！鶹HDL Netlist Reader Settings,在彈出的窗口中選擇“VHDL1993”，+plusⅡ中嵌入了用于優(yōu)化FLEX10K和ACEX1K系列適配的算法，編輯前關(guān)閉這一算法。其次，在波形編輯窗口的上方選擇菜單“Node”，在下拉菜單中選擇輸入信號節(jié)點項“Enter Nodes form SNF…”。選擇File→End Time…，在End Time對話框中選擇適當(dāng)?shù)姆抡鏁r間域，選50μs以便有足夠長的觀察時間。use 。end ponent。 then q1=q1+1。139。end。從上面仿真的波形結(jié)果可以看出。首先選擇主菜單MAX+plusⅡ，再單擊菜單項“Floorplan Editor”，然后選擇上方的“Layout”菜單，在下拉菜單中先消去“Full Screen”的對勾，在選擇“Device View”,于是出現(xiàn)了器件引腳編輯窗口。(2)選實驗電路模式5（附錄1）后，用短路帽設(shè)定時鐘頻率。直到加到 count12=data止。該方法的關(guān)鍵在于采用高性能的A/D，D/A芯片并合理設(shè)計硬件電路，使信號處理過程中保證良好的波形，以保證采樣數(shù)據(jù)的精確性。一定角度的正弦及余弦波都可以展開成泰勒級數(shù)，實際應(yīng)用是只取有限項進(jìn)行近似處理。這樣，一個周期內(nèi)的完整正弦波就可以得到了。本次設(shè)計采用第二種方法，首先要解決正弦信號在一個周期內(nèi)的采樣問題，采樣值的個數(shù)根據(jù)相位差要求（相位范圍為0～，相位差步進(jìn)為）至少要有360個，而設(shè)計考慮到實現(xiàn)更高的移相精度，擬采用1024個采樣點，且波形查找表設(shè)計為10位數(shù)字量輸出。 %定義自變量t的刻度sa=A*sin(2*pi*f*t+a)。sb=A*sin(2*pi*f*n+a)。s=(s+1)*255/2。 %關(guān)閉文件type %在MATLAB的命令窗口顯示出f\calculate\end %結(jié)束循環(huán)在MATLAB ，得到如下的波形圖。運行得出的波形數(shù)據(jù)如下（以下的數(shù)據(jù)格式只是為了節(jié)省篇幅，實際運行結(jié)果每一數(shù)據(jù)組占一行）： 64個采樣點幅值為1的波形數(shù)據(jù)查找表序 號數(shù) 據(jù)序 號數(shù) 據(jù)序 號數(shù) 據(jù)序 號數(shù) 據(jù)02551632048117115334914021834503193551420365252137536223854723395582440569254157102642581127435912284460132945611430466215140314711563 幅值為2的正弦波波形圖，為幅值A(chǔ)=2，頻率f=，相角a=0度，64個采樣點的正弦波形圖，(以下的數(shù)據(jù)格式只是為了節(jié)省篇幅，實際運行結(jié)果每一數(shù)據(jù)組占一行）： 64個采樣點幅值為2的波形數(shù)據(jù)查找表序 號數(shù) 據(jù)序 號數(shù) 據(jù)序 號數(shù) 據(jù)序 號數(shù) 據(jù)0163248117334921834503193551420365252137536223854723395582440569254157102642581127435912284460132945611430466215314763，這兩幅圖頻率、幅度、相角都相同；頻率f=，幅度A=1，相角a=0度。因此只要改變FPGA中查找表數(shù)據(jù)就可以產(chǎn)生任意波形，因此該研究方法可以產(chǎn)生任意波形。但是此設(shè)計中也存在著一些不足的地方，如：系統(tǒng)中在讀取ROM內(nèi)容時可能引起取點不連續(xù)，使得最終的波形失真；輸出頻率的控制僅決定于時鐘頻率的控制，因此不利于頻率控制；存儲容量有限等。他在百忙之中抽出時間對我的畢業(yè)設(shè)計給予了詳細(xì)的指導(dǎo)和細(xì)心的修改。同時感謝我的室友們還有同學(xué)在學(xué)習(xí)生活中給我的鼓勵與幫助，給了我許多好的見解和啟發(fā)，使我能夠順利完成畢業(yè)設(shè)計。這些收獲是和老師的辛勤工作與諄諄教誨分不開的。在本次設(shè)計中我們在FPGA內(nèi)開辟高速存儲器ROM做查詢表；通過Matlab獲得波形數(shù)據(jù)存入ROM中；完成了波形發(fā)生器硬件電路的設(shè)計、調(diào)試和仿真；最終生成了正弦波?；贛atlab和FPGA的波形發(fā)生器的研究方法適用于開發(fā)任意波形發(fā)生器。（幅度A=相角a=0度）的波形數(shù)據(jù)查找表（1024個采樣點的參看附錄2）。,y)。axis([0 length(n)1 ])。T=10/64。 %鍵盤輸入所需波形的相角f=input(‘輸入頻率f=’)。 基于Matlab生成正弦波數(shù)據(jù)生成正弦函數(shù)查找表常用的有兩種方法，一種方法是通過在主程序中直接計算生成相應(yīng)的N個點。但由于正弦信號特殊對稱形式，完全可以實現(xiàn)正弦波的完整輸出。其缺點在于使用大量的存儲空間。4 基于Matlab波形數(shù)據(jù)采集研究 任意波形數(shù)據(jù)采集方法正弦波是任何波形構(gòu)成的基本單元，因此這里主要介紹產(chǎn)生正弦波的幾種方法產(chǎn)生正弦波的方法一般有：采樣回放法、查表法、泰勒級數(shù)展開法、數(shù)字正弦振蕩器法。每一個鍵輸出4位2進(jìn)制構(gòu)成1位16進(jìn)制碼的數(shù)據(jù)。 設(shè)置編程下載方式 通過JTAG口向FPGA下載SOF文件此編程方式對應(yīng)計算機(jī)的并行口下載通道，“MV”是混合電壓的意思，主要指對Altera的各類芯核電壓（如5V、）的FPGA/CPLD都能由此下載。共12個EAB含2048個存儲位單元，總共24576個存儲位。由外部時鐘信號clk與頻率控制信號data共同控制dout波形數(shù)據(jù)的傳送。end process 2。 thenif count12=111111100000 then count12= data。event and fss =39。inclock:in std_logic。 完成正弦信號發(fā)生器的頂層設(shè)計library ieee。在“Options”菜單中消去網(wǎng)格對齊項“Snap to Grid”左側(cè)的對勾，以便能夠任意設(shè)置輸入電平位置，或設(shè)置輸入時鐘信號的周期。首先，選擇菜單File→New，“New”對話框中的“Waveform Editer file”項，打開波形編輯窗口。選擇VHDL文本編輯版本號。首先在“Directories”目錄框中選擇已經(jīng)建立好的存放本文件名“”，單擊“OK”按鈕，即把輸入的文件存放在目錄d:\lihui中了。q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。ARCHITECTURE SYN OF lpm ISSIGNAL sub_wire0: STD_LOGIC_VECTOR (7 DOWNTO 0)。它的作用是每來一個電平就從定制好的ROM里取一個數(shù)送往q輸出。 波形發(fā)生器的VHDL描述 正弦信號波形數(shù)據(jù)文件的建立 正弦波數(shù)據(jù)存儲器ROM地址線寬度為6，數(shù)據(jù)線寬度為8，在FPGA中用VHDL硬件描述語言實現(xiàn)存儲空間的擴(kuò)展，正弦波波形數(shù)據(jù)由64點構(gòu)成，在MATLAB環(huán)境下，通過采樣獲取，關(guān)于采樣數(shù)據(jù)的獲取方法，在本文的第四章有詳細(xì)說明。 FLEX 10K10主要引腳功能，該裝置采用的FLEX EPF10K10有84個引腳，各主要引腳功能如下()： FLEX10K10芯片引腳圖FLEX10K系列采用重復(fù)可構(gòu)造的CMOS SRAM工藝，把連續(xù)的快速通道互連與獨特的嵌入式陣列結(jié)構(gòu)相組合，同時也結(jié)合了眾多可編程器件的有點來完成普通門陣列的宏功能。DATA[7..1]：數(shù)據(jù)輸入：并行的字節(jié)流數(shù)據(jù)通過DATA[7..1]與DATA0輸入器件。DCLK：輸入，時鐘輸入，用于從一個外部信號源輸入時鐘數(shù)據(jù)進(jìn)入器件，在串行異步模式或并行異步模式配置中，DCLK應(yīng)當(dāng)被拉高，不能懸空。 ByteBlaster（MV）配置FPGA 芯片介紹(1)FPGA的配置方式在利用FPGA進(jìn)行設(shè)計時可以利用FPGA的ICR特性，通過連接PC機(jī)的下載電纜快速地下載設(shè)計文件至FPGA進(jìn)行硬件驗證。使用ALTERA的ByteBlaster(MV)并行下載電纜，連接PC機(jī)的并行打印口和需要編程或配置的器件，并與MAX+PlusII配合可以對ALTERA公司的多種CPLD、FPGA進(jìn)行配置或編程。一階低通濾波器的缺點是:阻帶特性衰減太慢，一般為20dB/10out，所以這種電路只適用于對濾波特性要求不高的場合。集成有源濾波器是由集成運放和電阻電容等器件組成的。單緩沖工作方式 、接低電平，使8位DAC寄存器處于直通狀態(tài)，輸入數(shù)據(jù)經(jīng)過8位輸入寄存器緩沖控制后直接進(jìn)入D/A轉(zhuǎn)換器。ILE輸入寄存器允許信號，高電平有效為寫信號1，低電平有效，當(dāng)＝0，＝0，且ILE=1時，將輸入數(shù)據(jù)瑣存到輸入寄存器為寫信號2，低電平有效，當(dāng)＝0，＝0時，將輸入寄存器中的數(shù)據(jù)緩沖到8位DAC寄存器內(nèi)為傳輸控制信號，低電平有效輸出線（3條）：為集成運放的反饋線，常常接到集成運放的輸出端。 DAC轉(zhuǎn)換內(nèi)部結(jié)構(gòu)圖①引腳功能DAC是由雙緩沖寄存器和R2R梯形D/A轉(zhuǎn)換器組成的CMOS 8位DAC芯片。（實際電路測試表明，當(dāng)負(fù)載為100Ω，輸出電壓峰值為10V時，帶寬大于500KHz，幅度變化小于）穩(wěn)幅輸出電路主要是將DAC0832的輸出電流轉(zhuǎn)變?yōu)檩敵鲭妷?，為濾波電路提供電壓信號。由次可見，該方案更具有可行性，而且能很好地體現(xiàn)技術(shù)的先進(jìn)性。 波形發(fā)生器電路系統(tǒng)結(jié)構(gòu)圖綜合上述方案，基于模擬電路的波形設(shè)計方法此方案的優(yōu)點是電路結(jié)構(gòu)簡單，原理簡單易懂，成本低廉，能基本生成正弦波。每來一個時鐘計數(shù)器就加一直到加到計數(shù)器的最大值，然后在從起始地址開始。 (2)基于FPGA實現(xiàn)波形輸出波形發(fā)生電路主要由時鐘電路、FPGA控制電路、D/A轉(zhuǎn)換電路、集成運放、低通濾波電路五部分組成。 基于Matlab與FPGA的波形發(fā)生器設(shè)計方案(1)基于Matlab軟件生成波形查找表。由于波形存儲器中的不同波形是分塊存儲的，所以當(dāng)波形控制字改變時，波形存儲器的輸入為改變相位后的地址與波形控制字W（波形地址）之和，從而使最后輸出的信號產(chǎn)生相移。(2)累加器相位累加器由N位加法器與N位寄存器級聯(lián)構(gòu)成。一個數(shù)字頻率合成器由相位累加器、加法器、波形存儲ROM、D/A轉(zhuǎn)換器和低通濾波器（LPF）構(gòu)成。波形生成程序生成正弦波信號在一個周期內(nèi)的波形數(shù)據(jù)，這些數(shù)據(jù)循環(huán)輸出至D/A轉(zhuǎn)換器，通過在輸出數(shù)據(jù)指令之間插入NOP指令實現(xiàn)對頻率的控制。當(dāng)振幅大時，減小，負(fù)反饋增強(qiáng)，限制振幅繼續(xù)增長；反之振幅減小時加大，負(fù)反饋減弱，防止振幅繼續(xù)減小，從而達(dá)到穩(wěn)幅的目的。(3)計算R和C的值 由式()可計算出電容值，初選R的值由式()算出C的值再復(fù)算R值。例如，它能模擬編碼雷達(dá)信號、潛水艇特征信號、磁盤數(shù)據(jù)信號、機(jī)械振動瞬變過程、電視信號以及神經(jīng)脈沖之類的波形，也能重演由數(shù)字示波器捕獲的波形等。但是采用這種技術(shù)的波形發(fā)生器電路結(jié)構(gòu)復(fù)雜、體積龐大、穩(wěn)定度和準(zhǔn)確度較差，而且僅能產(chǎn)生正弦波、方波、三角波等幾種簡單波形，難以產(chǎn)生較為復(fù)雜的波