【正文】 在此，向江老師致以最誠摯的謝意。由于我們的能力和水平有限，還有時間比較倉促未能實現(xiàn)任意波形的發(fā)生，但是我們對其它波形如：方波、三角波、斜波等都進行了初步的探討。首先，在研究國內外波形發(fā)生器的基礎上，于2007年3月10日提出了基于Matlab和FPGA的波形發(fā)生器設計方案。 64個采樣點， 1024個采樣點，=，幅度A=1，相角a=0度的Matlab仿真的正弦波波形圖，波形數據在FPGA的時序控制下，經DAC0832進行D/A轉換，將數字信號轉化成模擬信號，模擬信號通過放大，濾波后，還原后經示波器觀察的波形。在前述章節(jié)所介紹的波形發(fā)生器的電路中，在FPGA里開辟的ROM中，每個地址對應的單元中的內容（數據）都相當于正弦波的離散采樣值，整個ROM包括完整的正弦波采樣值。fid=fopen(‘f\calculate\’,’wt’)。 %畫針狀圖gridxlabel(‘時間序號n’)。 %橫坐標的標示ylabel(‘振幅’)。MATLAB程序如下：clf。 () (5)各種正弦信號產生方法的比較所有產生正弦信號的方法可以劃分為2大類：一類是使用算法直接產生，這種方法能直接精確地計算出每個角度的波形值；另一類是查表產生，根據所需正弦信號的頻率和相位在正弦表中找到響應的點。調幅可將輸出的離散波形值乘以相應的縮放因子。但由于該表中數據量有限，得到的正弦波頻率單一：且如TI公司的聲明所述，芯片ROM中的內容可能在將來發(fā)生改動這樣不利于系統(tǒng)的兼容。 當取到data值時fss置1，否則fss置0，count12繼續(xù)計數。和輸出頻率為1623Hz。同樣，dout0在39號引腳上；dout1在47號引腳上；dout2在48號引腳上；dout3在49號引腳上；dout4在50號引腳上； dout5在51號引腳上； dout6在52號引腳上； dout7在53號引腳上；： 引腳鎖定表模 式信 號引腳號模 式信 號引腳號InputClk2InputData919InputData05InputData1021InputData16OutputDout039InputData27OutputDout147InputData38OutputDout248InputData49OutputDout349InputData510OutputDout450InputData611OutputDout551InputData716OutputDout652InputData817OutputDout753在鎖定引腳后再通過MAX+plusⅡ的編譯器“Compiler”，對文件重新進行編譯一次，將引腳信息編入下載文件中。 芯片資源編輯窗口對于EPF10K10LC844，其中共有216個小柱，即邏輯陣列塊LAB，每個LAB有8個小方塊，每個小方塊表示一個邏輯宏單元（Logic Cell），因此共有1728個LC（即LE）。再進行波形仿真、引腳鎖定并編譯、編程配置、硬件測試等過程。039。2:process(clk,data)beginif clk39。signal fss:std_logic。dout:out std_logic_vector(7 downto 0))。再選擇主菜單“MAX+plusⅡ”中的仿真器項“Simulator”單擊彈出的仿真對話框中的“Start”按鈕。這時可以利用中間的“=”按鈕將需要觀察的信號選到右邊的窗口中，然后單擊“OK”按鈕。單擊“Locate”錯誤定位按鈕，就可以在出現(xiàn)的文本編譯窗口中閃動的光標附近或上方找到錯誤所在。選擇菜單Assign→Device…，在彈出的對話框中的“Device Family”下拉列表中選擇需要器件FLEX10K。(4)對文件進行編譯仿真打開MAX+plusⅡ，選菜單File→New。lpm_file: STRING)。inclock: IN STD_LOGIC 。選擇LPM＿ROM；最后在Browse下的欄中鍵入路徑與輸出文件名：d:\lihui\。在FPGA的頂層文件中，計數器通過外來的控制信號和高速時鐘信號向波形數據ROM發(fā)出地址信號，輸出波形的頻率由發(fā)出的地址信號速度決定；當固定波頻率掃描出地址時，輸出波形是固定頻率，而當以周期性變方式掃描輸出地址時，則輸出波形為掃描信號。DEV_OE：輸入，此管腳需要在編譯設置中設定才能實現(xiàn)第一功能，缺損是第二功能；當本引腳被拉低，所有I/O都是三態(tài)。RDYnBSY：輸出，忙閑信號：高電平表示器件準備好來存取另外字節(jié)的數據；高電平表示器件沒有準備好接收另外字節(jié)的數據。但是，如果使用專用配置器件，驅動本管腳低將引起配置器件試圖去配置FLEX 器件。電路可重配置是指允許在器件已經配置好的情況下進行重新配置，以改變電路邏輯結構和功能。 下載電路FPGA配置可以使用專用的編程設備，也可以使用下載電纜。其頻率特性為： () 幅頻特性為： () 相頻特性為： ()已知截止頻率，先確定R的值，然后根據=，得出電容的值，再由電容值去求電阻值。轉換公式如下：一級運放的輸出電壓： () D為數字量的十進制數，即當=5V時。DGND為數字量地線，AGND為模擬量地線。用于控制轉換時間，當有效時，在為傳送控制信號作用下，可將鎖存在輸入寄存器的8位數據送到DAC寄存器。8位D/A轉換電路由8位T形電阻網和電子開關組成，電子開關受“8位DAC寄存器”輸出控制,T形電阻網能輸出和數字量成正比的模擬電流。 單元電路設計 D/A轉換電路設計(1)D/A轉換電路DAC0832可編程數模轉換器是一種常用的電流輸出型的8位數模轉換電路，本次設計采用這種D/A轉換器。且輸出信號頻率切換時間短，輸出信號頻率穩(wěn)定度高，輸出信號的頻率和相位可以快速程控切換，輸出相位可連續(xù)改變，可編程以及靈活性大。它允許計數器在任何地址處開始或終止，輸出頻率可用式()表示:=(結束地址起始地址) ()公式中為時鐘頻率，這里假定計數器是逐個遞增的，因此ROM的每一個點都可以訪問到。地址發(fā)生器是指波形發(fā)生器的波形輸出機制。數組的大小可以根據實際情況確定，如果需要波形持續(xù)時間教長則數組長一些。需要注意的是，頻率合成器對D/A轉換器的分辨率有一定的要求，D/A轉換器的分辨率越高，合成的正弦波S(t)臺階數就越多，輸出的波形的精度也就越高。(3)控制相位的加法器通過改變相位控制字P可以控制輸出信號的相位參數。當K=1時，DDS輸出最低頻率（也即頻率分辨率）為，而DDS的最大輸出頻率由Nyquist采樣定理決定，即，也就是說K的最大值為。 基于MCU與FPGA相結合的波形發(fā)生器設計方案該方案采用DDS（Direct Digital Synthesis，直接數字頻率合成）技術產生數字式移相正弦波信號。因為： ()取=所以： ()但是，與的最佳數值仍要通過實驗調整來確定。(5)穩(wěn)幅電路的作用及參數選擇 由于元件誤差，溫度等外界因數的影響，振蕩器往往達不到理論設計的效果。 ()起振條件由式()決定： ()， ，表示限幅二極管導通時的動態(tài)電阻。從2007年2月到2007年4月，在系統(tǒng)研究國內外波形發(fā)生器的基礎上提出了基于Matlab和FPGA技術的波形發(fā)生器，在FPGA內開辟高速存儲器ROM做查詢表，通過Matlab獲得波形數據存入ROM中，波形數據不斷地，有序地從ROM中送到高速D/A轉換器對存儲器的波形數據進行轉換。如設計和測試、汽車制造、生物醫(yī)藥、傳感器仿真、制造模型等。它擴展了波形發(fā)生器的功能，產生的波形也比以往復雜。1 波形發(fā)生器 基于模擬電路的波形發(fā)生器設計方案正弦波振蕩電路是用來產生一定頻率和幅度的正弦波信號。(4)選擇電阻和 電阻和可根據式()來確定，通常取=，這樣既能保證起振，又不致引起嚴重的波形失真。②為了保證上下振幅對稱，兩個穩(wěn)幅二極管特性參數必須匹配。此方案的優(yōu)點是硬件電路簡單，所用器件少，可相對容易地產生各種波形，在低頻區(qū)基本上能實現(xiàn)所要求的功能；缺點是控制較復雜，精度不易滿足，生成波形的頻率范圍小，特別是難以生成高頻波形。相位累加器在時鐘的控制下以步長K作累加，輸出的N位二進制碼與相位控制字P、波形控制字W相加后作為波形ROM的地址，對波形ROM進行尋址，波形ROM輸出D位的幅度S(n)經D/A轉換器變成階梯波S(t)，再經過低通濾波器平滑后就可以得到合成的信號波形，合成的信號波形形狀取決于波形ROM存放的幅度碼，因此用DDS可以生成任意波形。寄存器將加法器在上一個時鐘作用后所產生的相位數據反饋到加法器的輸入端；以加法器在下一個時鐘作用下繼續(xù)與頻率控制字進行相加。N位尋址ROM相當于把~的正弦信號離散成具有個樣值的幅度以D位二進制數值固化ROM中，按照地址的不同可以輸出相應相位的正弦信號的幅值。目前，它已經成為世界上應用量最廣泛的工程計算軟件之一。波形數用數字形式存儲在ROM當中，通過D/A將一個數字量轉換成模擬量。波形輸出的頻率直接由采樣時鐘頻率來控制。基于單片機編程的波形發(fā)生器設計方案的優(yōu)點是硬件電路簡單，所用器件少，可相對容易地產生各種波形，在低頻區(qū)基本上能實現(xiàn)所要求的功能；缺點是控制較復雜，精度不易滿足，生成波形的頻率范圍小，特別是難以生成高頻波形。 波形發(fā)生電路原理圖利用FPGA實現(xiàn)波形發(fā)生器的工作原理如下：時鐘脈沖產生一個50Mhz的固有頻率，送往FPGA目標芯片，波形數據存儲于FPGA內部的ROM中，這個ROM是由FPGA中的EAB利用LPMROM定制來實現(xiàn)的，它所占的存儲容量小，轉換速度快，F(xiàn)PGA中的波形發(fā)生控制電路向波形數據ROM發(fā)出地址信號，當接受來自FPGA的地址信號后，將從數據線輸出相應波形數據，地址變化的越快，輸出數據的速度越快，然后通過D/A轉換器對數據進行處理。因此，在可編程DAC0832數模轉換器上沒有設計轉換完成查詢標志或轉換完成中斷請求輸出信號，不能夠采用查詢等待方式或者中斷響應方式啟動DAC0832數模轉換器的數模轉換過程，只能夠使用直接控制方式啟動DAC0832數模轉換器的數模轉換操作。: DAC0832引腳排列圖數字量輸入線常和CPU數據總路線相連，用于輸入CPU送來的待轉換數字量。+為一常數，若輸入數值量全為“1”時，則取最大值，取最小值；若輸入全為“0”時，取最小值，取最大值。這種工作方式可以用來實現(xiàn)多片D/A轉換器的同步輸出。在本次設計中，我們要濾除的頻率分量主要是D/A轉換器所產生的高頻分量，與我們所要保留的信號頻率相差很遠，因此相對來說，濾波器在通帶內的平坦程度對我們來說比其衰減陡度更為重要，本次設計選擇一階低通濾波器電路。 時鐘電路時鐘輸入是波形發(fā)生器必不可少的一部分，它能為FPGA提供時鐘脈沖信號，考慮到EDA開發(fā)系統(tǒng)時鐘輸入的重要性，一個是50MHz的有源晶振作為時鐘信號源輸入，主要用于輸入大的時鐘信號，為波形發(fā)生器提供基準的時鐘脈沖輸入。MV即混合電壓的意思。FPGA的配置引腳功能如下：MSEL0、MSEL1：輸入，(0，0)為串行配置或使用配置器件模式；(1，0)為并行同步模式；(1，1)為并行異步模式。nCEO：輸出，當設備配置完成后被驅動為低電平。DATA7：輸出，在FPGA配置方式，DATA的數據是被RDYnBSY信號通過電平觸發(fā)方式在nRS信號已經被鎖存之后寫入。同時，改芯片具有的多電壓功能可以全面支持以不同電壓工作的產品。波形數據文件：WIDTH=8；DEPTH=64；ADDRESS＿RADIX=HEX；DATA＿RADIX=DEC；CONTENT BEGIN00：255；01：254；02：252；03：249；04：245；05：239；06：233；07：255；08：217；09：207；0A：197；0B：186；0C：174；0D：162；0E：150；0F：137；10：124；11：112；12：99；13：87；14：75；15：64；16：53；17：43；18：34；19：26；1A：19；1B：13；1C：8；1D：4；1E：1；1F：0；20：0；21：1；22：4；