【正文】 100000。程序中sel為掃描電路輸出的掃描信號。 elsif numin=60 then numa=6。 elsif numin=20 then numa=2。波形仿真圖如圖223所示：圖223分位模塊波形仿真圖由圖中可以看出，輸入的34被分為了十位的3和個(gè)位的4，并分別輸出。其中，CLK1—2用于時(shí)鐘輸入，CLRn用于系統(tǒng)清零，OE1n用于系統(tǒng)“使能”控制。9. 20位條形發(fā)光二極管；高電平點(diǎn)亮。圖中為初始計(jì)費(fèi)5元。課題主要完成的任務(wù)如下：成功的完成了各個(gè)模塊的編寫：計(jì)費(fèi)模塊、掃描模塊、譯碼顯示器、防抖模塊、分頻模塊和時(shí)間模塊等。附錄1 開題報(bào)告 燕 山 大 學(xué)本科畢業(yè)設(shè)計(jì)（論文）開題報(bào)告課題名稱：基于VHDL的出租車計(jì)價(jià)器學(xué)院（系）：信息科學(xué)與工程學(xué)院年級專業(yè)：學(xué)生姓名指導(dǎo)教師：完成日期：2012年3月一、綜述本課題國內(nèi)外研究動態(tài)，說明選題的依據(jù)和意義VHDL硬件描述語言是一種用于電路設(shè)計(jì)的高級語言，它主要用來描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。4，寫出各個(gè)模塊的VHDL編程，并逐一進(jìn)行試驗(yàn)箱調(diào)試?！?2周，根據(jù)各個(gè)模塊狀態(tài)機(jī)圖，編寫相應(yīng)的VHDL程序，并進(jìn)行調(diào)試。開展“數(shù)控化工程”和“數(shù)字化”工程。中國華大集成電路設(shè)計(jì)中心，也提供IC設(shè)計(jì)軟件，但性能不是很強(qiáng)。三、發(fā)展趨勢：20世紀(jì)90年代，國際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。它經(jīng)過十幾年的發(fā)展、應(yīng)用和完善以其強(qiáng)大的系統(tǒng)描述能力、規(guī)范的程序設(shè)計(jì)結(jié)構(gòu)、靈活的語言表達(dá)風(fēng)格和多層次的仿真測試手段在電子設(shè)計(jì)領(lǐng)域受到了普遍的認(rèn)同和廣泛的接受成為現(xiàn)代EDA領(lǐng)域的首選硬件描述語言?？蒲蟹矫嬷饕秒娐贩抡婀ぞ撸╩ultiSIM或PSPICE）進(jìn)行電路設(shè)計(jì)與仿真；利用虛擬儀器進(jìn)行產(chǎn)品測試；將CPLD/FPGA器件實(shí)際應(yīng)用到儀器設(shè)備中；從事PCB設(shè)計(jì)和ASIC設(shè)計(jì)等。五、主要參考文獻(xiàn)《CPLD數(shù)字電路設(shè)計(jì)》清華大學(xué)出版社《LD/FPGA應(yīng)用開發(fā)技術(shù)》人民郵電出版社《VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)(第三版)》西安電子科技大學(xué)出版社《VHDL簡明教程》清華大學(xué)出版社《EDA技術(shù)及應(yīng)用》電子科技大學(xué)出版社《VHDL的編程實(shí)例（第四版）》電子工業(yè)出版社《VHDL設(shè)計(jì)實(shí)例與仿真》機(jī)械工業(yè)出版社《數(shù)字電子技術(shù)基礎(chǔ)（第五版）》高等教育出版 指導(dǎo)教師審閱簽字： 年 月 日附錄3 中期報(bào)告燕 山 大 學(xué)信息科學(xué)與工程學(xué)院本科畢業(yè)設(shè)計(jì)（論文）中期報(bào)告課題名稱。主要是讓學(xué)生了解EDA的基本概念和基本原理、掌握用HDL語言編寫規(guī)范、掌握邏輯綜合的理論和算法、使用EDA工具進(jìn)行電子電路課程的實(shí)驗(yàn)驗(yàn)證并從事簡單系統(tǒng)的設(shè)計(jì)。VHDL是超高速集成電路硬件描述語言（Very High Speed Integrated Circuit Hardware Description Language）的縮寫在美國國防部的支持下于1985年正式推出是目前標(biāo)準(zhǔn)化程度最高的硬件描述語言。EDA市場日趨成熟，但我國的研發(fā)水平還很有限，需迎頭趕上。但各國也正在努力開發(fā)相應(yīng)的工具。要大力推進(jìn)制造業(yè)信息化，積極開展計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助工程（CAE）、計(jì)算機(jī)輔助工藝（CAPP）、計(jì)算機(jī)機(jī)輔助制造（CAM）、產(chǎn)品數(shù)據(jù)管理（PDM）、制造資源計(jì)劃（MRPII）及企業(yè)資源管理（ERP）等。搜集課題資料，消化理解相關(guān)內(nèi)容，確定設(shè)計(jì)方案，撰寫開題報(bào)告。2，構(gòu)建設(shè)計(jì)出租車計(jì)價(jià)器的總體設(shè)計(jì)思路，形成大體模塊機(jī)構(gòu)圖。在設(shè)計(jì)過程中，雖然遇到了很多問題，但是黃老師的精心指導(dǎo)和耐心的講解讓我獲益匪淺，而且在論文的撰寫過程中老師的細(xì)心深深的感染了我，才使的論文在多次修改下最終完成。結(jié)論本課題完成了基于VHDL的出租車計(jì)價(jià)器的整個(gè)設(shè)計(jì)，并在實(shí)驗(yàn)箱上驗(yàn)證了其功能。如圖33所示，為啟動出租車計(jì)價(jià)器后的狀態(tài)，當(dāng)將開始按鍵，打到高電平時(shí)，數(shù)碼管顯示自動切換到計(jì)費(fèi)狀態(tài)，圖中為白天初始計(jì)費(fèi)狀態(tài)，已經(jīng)顯示出白天起步費(fèi)5元。7. 20位的按鈕輸入；常態(tài)輸出為高電平，按下輸出為低電平；其上方是對應(yīng)的一排插座。下圖31即為EDA試驗(yàn)箱結(jié)構(gòu)圖：圖31 EDA試驗(yàn)箱結(jié)構(gòu)圖1. 核心部件FLEX10K10（在系統(tǒng)可編程邏輯器件）。 end if。 elsif numin=30 then numa=3。 elsif numin=70 then numa=7。由于，計(jì)費(fèi)顯示中，元的顯示要帶有小數(shù)點(diǎn)，如：,元。 when 5 =display=10110110。 when 9 =display=11110111。 when 1 =display=01100001。 when011=p1=S1。 when100=p=numa。位選sel為三位二進(jìn)制代碼，可以對八個(gè)數(shù)碼管進(jìn)行輪選。即：試驗(yàn)箱上電后，顯示的僅有時(shí)間鐘，其中小時(shí)占兩位，分鐘占兩位，秒占兩位；當(dāng)出租車開始運(yùn)行后，即出租車計(jì)價(jià)器開始啟動，開始按鍵start被置1后，數(shù)碼管即隨之切換到計(jì)價(jià)模式下：計(jì)時(shí)顯示占兩位，里程顯示占兩位，總費(fèi)用顯示占四位。3 五分鐘停車計(jì)時(shí)計(jì)費(fèi)功能功能要求：停車5分鐘，按半公里計(jì)費(fèi)。 else d4=d4+1。 end if。程序中，dddd4分別為費(fèi)用顯示中的，角、元、十、百，當(dāng)d1=4時(shí)，感應(yīng)到半公里脈沖，d1置為0，同時(shí)d2加1；當(dāng)d1=6時(shí)，感應(yīng)到半公里脈沖，d1置為2，同時(shí)d2加1；當(dāng)d1=8時(shí)，感應(yīng)到半公里脈沖，d1置為4，同時(shí)d2加1；從而，在半公里脈沖信號的驅(qū)動下，計(jì)費(fèi)金額不斷累加。 end if。 end if。 end if。 if d2=1001 then d2=0000。W1,W2分別為輸出里程的個(gè)位和十位，均為十進(jìn)制。 else w1=w1+1。波形仿真圖如圖210所示：圖210 12公里信號波形仿真圖2 總里程數(shù)輸出顯示功能里程計(jì)數(shù)輸出功能是對輸入的半公里脈沖進(jìn)行二進(jìn)制計(jì)數(shù)，再逐一累加輸出顯示，可以顯示出，在出租車計(jì)費(fèi)期間所行駛的路程，以供乘客和司機(jī)查閱，使計(jì)費(fèi)更加明朗化，避免司機(jī)和乘客之間產(chǎn)生糾紛。s=39。相關(guān)程序如下所示：process(y,start)begin if rising_edge(y) then if start=39。 end if。從而實(shí)現(xiàn)5分鐘計(jì)時(shí)脈沖的輸出。 end if。 if a=299 then a:=0。039。 else M=M+1。 then if adjustH=39。 else M=M+1。其中a為0到292的整數(shù)當(dāng)a146時(shí)，clk_5hz輸出高電平，clk_5hz 的周期為，頻率為5hz.波形仿真圖如下圖24所示：圖24 分頻模塊波形仿真圖由圖中可以看出，clk全局脈沖，成功的被分成了5hz的時(shí)鐘脈沖。 if a=292 then a=0。具體的系統(tǒng)結(jié)構(gòu)框圖如圖21所示：圖21系統(tǒng)結(jié)構(gòu)框圖其中：1 時(shí)間部分，為永久計(jì)時(shí)，可做為出租車上的電子表使用，同時(shí)它會輸出白天黑夜轉(zhuǎn)換信號，以及五分鐘計(jì)時(shí)信號。5）模塊化工具設(shè)計(jì)者可以從各種設(shè)計(jì)輸入、處理和校驗(yàn)選項(xiàng)中進(jìn)行選擇從而使設(shè)計(jì)環(huán)境用戶化，必要時(shí)，還可以根據(jù)需要添加瓤功能。它所提供的靈活性和高效性是無可比擬的。1 實(shí)體實(shí)體(ENTITY)是VHDL設(shè)計(jì)中最基本的一個(gè)組成部分，VHDL表達(dá)的所有設(shè)計(jì)均與實(shí)體有關(guān)。行為描述行為描述只表示輸入與輸出闖轉(zhuǎn)換的行為，不包含任何結(jié)構(gòu)信息。重復(fù)利用他人的IP(Intelligence Property core)模塊和軟核(soft core)是VHDL的特色。除了含有許多方面具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法十分類似與一般的計(jì)算機(jī)高級語言。EDA技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。中國自1995年以來加速開發(fā)半導(dǎo)體產(chǎn)業(yè)，先后建立了幾所設(shè)計(jì)中心，推動系列設(shè)計(jì)活動以應(yīng)對亞太地區(qū)其它EDA市場的競爭。為了與臺灣和美國的設(shè)計(jì)工程師形成更有力的競爭，中國的設(shè)計(jì)隊(duì)伍有必要購入一些最新的EDA技術(shù)。出租車計(jì)價(jià)器是出租車營運(yùn)收費(fèi)的專用智能化儀表，是使出租車市場規(guī)范化、標(biāo)準(zhǔn)化的重要設(shè)備。 EDA是電子設(shè)計(jì)自動化（Electronic Design Automation）的縮寫，在20世紀(jì)60年代中期從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的。本設(shè)計(jì)中采用VHDL硬件描述語言進(jìn)行編程來實(shí)現(xiàn)出租車計(jì)價(jià)器的各個(gè)功能要求。本設(shè)計(jì)中首先通過VHDL硬件描述語言對出租車計(jì)價(jià)器的各個(gè)功能進(jìn)行編程，然后通過MAX+PLUSII軟件開發(fā)平臺進(jìn)行編程和軟件仿真，最后用EDA試驗(yàn)箱進(jìn)行硬件仿真，模擬出租車計(jì)價(jià)器的各個(gè)功能。VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到眾多EDA公司支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。 隨著我國國民經(jīng)濟(jì)生產(chǎn)總值的增加以及人民生活水平的提高，各大中小城市的出租車營運(yùn)事業(yè)發(fā)展迅速，出租車已經(jīng)成為人們?nèi)粘３鲂羞x擇較為普通的交通工具。中國EDA市場已漸趨成熟，不過大部分設(shè)計(jì)工程師面向的是PC主板和小型ASIC領(lǐng)域，僅有小部分（約11%）的設(shè)計(jì)人員開發(fā)復(fù)雜的片上系統(tǒng)器件。外設(shè)技術(shù)與EDA工程相結(jié)合的市場前景看好，如組合超大屏幕的相關(guān)連接，多屏幕技術(shù)也有所發(fā)展。EDA技術(shù)發(fā)展迅猛，完全可以用日新月異來描述。1 VHDL語言的特點(diǎn)VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。3）再利用功能VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模集成電路設(shè)計(jì)的分解和對已有設(shè)計(jì)的再利用功能。2 VHDL語言的描述風(fēng)格在VHDL結(jié)構(gòu)體中，可以用不同的描述方式或說是建模方法來表達(dá)，通?？蓺w納為行為描述、寄存器傳輸（RTL）描述和結(jié)構(gòu)描述。其各自作用如圖11所示：圖11VHDL基本程序結(jié)構(gòu)以上四個(gè)部分并不是每一個(gè)VHDL程序都必須具備的，其中只有一個(gè)實(shí)體和一個(gè)與之對應(yīng)的結(jié)構(gòu)體是必須的。在Max+plusII上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。4）豐富的設(shè)計(jì)庫MAX+PLUSII提供了豐富的庫單元，其中包括74系列的全部器件和多種特殊的邏輯宏功能以及參數(shù)化的兆功能供設(shè)計(jì)者調(diào)用，大大減輕了設(shè)計(jì)者的工作量，縮短了設(shè)計(jì)周期。它主要由五個(gè)部分組成；時(shí)間部分、分頻部分、計(jì)費(fèi)部分、里程計(jì)數(shù)部分以及譯碼顯示部分。部分相關(guān)代碼如下：process(clk)begin if rising_edge(clk) then a=a+1。end process。 end if。139。 then if M=59 then M=0。 else D=39。 then if timecount1=4 then timecount1=0。 else timecount1=timecount1+1。程序的驅(qū)動脈沖為5hz的clock脈沖，因此使用了一個(gè)5進(jìn)制的計(jì)數(shù)器，轉(zhuǎn)化為1hz,后使用，每當(dāng)timecount1計(jì)5個(gè)數(shù)后，a加1，當(dāng)a=299時(shí)，a歸零，共需300秒，為5分鐘，這是time_5m輸出一個(gè)高電平脈沖。 else jishi=jishi+1。 1 輸出12公里信號功能通過對半公里信號脈沖進(jìn)行累加計(jì)數(shù)，用一個(gè)24進(jìn)制計(jì)數(shù)器來完成。 else x=00000000。時(shí)，y=