【正文】 END = 0。d5 : I2C_BIT = I2C_WDATA[22]。d9 : I2C_BIT = I2C_WDATA[18]。d13 : ACKR1 = I2C_SDAT。d17 : I2C_BIT = I2C_WDATA[13]。d21 : I2C_BIT = I2C_WDATA[9]。d25 : I2C_BIT = 0。 end 639。d32 : I2C_BIT = I2C_WDATA[23]。d36 : I2C_BIT = I2C_WDATA[19]。 639。 639。 639。 639。d55 : SCLK = 1。 ACKW3 = 1。parameter CLK_Freq = 25_000000。 else begin mI2C_CLK_DIV = 0。 ~i2c_en_r0) ? 139。 reg mI2C_WR。 case(mSetup_ST) 0: begin if(~mI2C_END) mSetup_ST = 1。 if(~mI2C_ACK) mSetup_ST = 2。b1。 parameter SET_OV7670 = 2。h32b6。h1a7a。h7000。ha202。h7c28。h8076。h8496。h88d7。h1000。hab07。h9f78。ha7df。h13ef。h1e30。h330b。h392a。h6900。h8e00。h9200。hb10c。h4314。h4728。h5b44。h6404。h9508。h6f9f。h13e7。h5100。h589e。h76e1。h4b09。h3411。h9730。h9b29。h7804。hc800。hc880。hc80f。hc880。hc840。h0903。h0A, 839。h40d0。h1801。h0c00。h7211。h7a20。h7e55。h8288。h8180。h7d3c。h1180。h7100。h030a。h1713。h3a04。 parameter SET_OV7670 = 2。h7926。h7903。h7909。h790c。h790a。h790f。h9e3f。h9a84。h9600。h5640。h3dc2。h7505。h5480。h5080。h0240。h6e11。h9404。h5e0e。h5a88。h4658。hb80a。hb084。h9100。h8d4f。h4e20。h3871。h2907。h1602。haa94。ha6df。h26a5。ha505。h0000。h87c4。h838f。h7f68。h7b1c。h7300。h3e00。h1902。h1204。h42, LUT_DATA}), .I2C_SCLK (I2C_SCLK), .I2C_SDAT (I2C_SDAT), .GO (mI2C_GO), .WR (mI2C_WR), .ACK (mI2C_ACK), .END (mI2C_END), .I2C_RDATA (I2C_RDATA) )。 mI2C_WR = 0。 end 1: begin if(mI2C_END) begin mI2C_WR = 0。 mI2C_WR = 0。 reg [1:0] mSetup_ST。 i2c_en_r1 = i2c_en_r0。 end else beginif( mI2C_CLK_DIV (CLK_Freq/I2C_Freq)/2) mI2C_CLK_DIV = mI2C_CLK_DIV + 139。 end endendendmodule`timescale 1ns/1nsmodule I2C_AV_Config( input iCLK, input iRST_N, output I2C_SCLK, inout I2C_SDAT, output reg Config_Done)。 ACKW1 = 1。 I2C_BIT = 0。 639。 639。 639。d39 : I2C_BIT = 139。d35 : I2C_BIT = I2C_WDATA[20]。d31 : SCLK = 0。 639。d24 : ACKR2 = I2C_SDAT。d20 : I2C_BIT = I2C_WDATA[10]。d16 : I2C_BIT = I2C_WDATA[14]。d12 : I2C_BIT = 0。d8 : I2C_BIT = I2C_WDATA[19]。d4 : I2C_BIT = I2C_WDATA[23]。 ACKR2 = 1。 ACKR1 = 1。 end default : begin I2C_BIT = 1。 639。 639。 639。 639。 639。 639。 639。 639。 639。 ACKW3 = 1。 ACKR2 = 1。h0。 ACKW1 = 1。 else if(I2C_EN) begin if (GO == 0 || END == 1) SD_COUNTER = 639。 wire SDO = WR ? SDO1 : SDO2。wire SDO1 = ((SD_COUNTER == 13 || SD_COUNTER == 14)|| (SD_COUNTER == 24 || SD_COUNTER == 25) || (SD_COUNTER == 35 || SD_COUNTER == 36)) ? 139。 SD_COUNTER =12 || SD_COUNTER == 14) || (SD_COUNTER = 16 amp。amp。reg I2C_BIT。 VGA工作時(shí)序?qū)τ谄胀ǖ腣GA顯示器，主要包含5個(gè)信號：l R、G、B：三基色信號l HS: 行同步信號l VS：場同步信號 VGA行掃描時(shí)序 VGA場掃描時(shí)序 行掃描時(shí)序時(shí)間（單位：像素，即輸出一個(gè)像素Pixel的時(shí)間間隔）行同步頭行圖像行周期對應(yīng)位置TfTaTbTcTdTeTg時(shí)間 Pixels8964086408800 場掃描時(shí)序時(shí)間（單位：行，即輸出一行Line的時(shí)間間隔）場同步頭場圖像場周期對應(yīng)位置TfTaTbTcTdTeTg時(shí)間 Lines222584808525系統(tǒng)原理圖系統(tǒng)PCB圖4 系統(tǒng)軟件設(shè)計(jì) 系統(tǒng)軟件總設(shè)計(jì)模塊如圖所示，在 pll 中建立PLL鎖相環(huán)對時(shí)鐘倍頻、分頻產(chǎn)生系統(tǒng)各模塊所需時(shí)鐘與系統(tǒng)復(fù)位信號，ov7670data_receive 模塊負(fù)責(zé)OV7670攝像頭的初始化與圖像數(shù)據(jù)的采集， 模塊配合Nios II負(fù)責(zé)對ov7670data_receive 采集的圖像數(shù)據(jù)的緩存，以防止數(shù)據(jù)時(shí)鐘不匹配而出現(xiàn)數(shù)據(jù)紊亂，而 模塊主要負(fù)責(zé)產(chǎn)生讀取 中的數(shù)據(jù)域?qū)崿F(xiàn)數(shù)據(jù)的VGA顯示產(chǎn)生相應(yīng)的RGB數(shù)據(jù)與行、場同步信號，再將采集數(shù)據(jù)送到Nios II中，在Nios II中用Verilog語言驅(qū)動TFT液晶，實(shí)現(xiàn)圖像數(shù)據(jù)的顯示。但是對于控制時(shí)間要求較嚴(yán)格、響應(yīng)速度要求較快的系統(tǒng)，就需要精心編制程序，必要時(shí)采用一些特殊功能，以減少因掃描周期造成的響應(yīng)滯后等不良影響。顯然掃描周期的長短主要取決與程序的長短?！?應(yīng)各種外部設(shè)備的工作請求。對第一個(gè)問題，首先要對控制任務(wù)進(jìn)行詳細(xì)的分析，把所有的I/O點(diǎn)找出來，包括開關(guān)量I/O和模擬量I/O以及輸出是用繼電器還是晶體管或是可控硅型。OV7670與FPGA硬件連接如圖所示。 Cyclone II器件采用90nm工藝制造，它延續(xù)Cyclone的低成本定位，在邏輯容量、PLL、乘法器和I/O數(shù)量上都比Cyclone有了較大提高，應(yīng)用Cyclone II進(jìn)行圖像處理開發(fā)有如下優(yōu)點(diǎn)：（1）低成本高性能，適應(yīng)圖像處理要求較高的需要。圖像采例集系統(tǒng)的基本功能就是對圖像進(jìn)行采集，并進(jìn)行簡單的處理。對VGA而言，其主要應(yīng)用在工業(yè)控制領(lǐng)域，通過VGA接口實(shí)現(xiàn)將信息、圖像、文字等內(nèi)容顯示各種VGA顯示器上，為客戶提供一種完美的顯示界面，也是目前重要的顯示終端。 5)在NIOS II IDE環(huán)境下用Verilog HDL語言編寫圖像傳感器控制、圖像采集、SRAM讀寫控制、圖像顯示等程序,實(shí)現(xiàn)完整的圖像采集系統(tǒng)功能。采用FPGA進(jìn)行設(shè)計(jì)的圖像采集系統(tǒng)有良好的擴(kuò)展性能和相對穩(wěn)定的硬件結(jié)構(gòu)。這種新型邏輯器件，不僅速度快、集成度高，能夠完成用戶定義的邏輯功能，還可以加密和重新定義編程，其允許編程次數(shù)可以達(dá)到上萬次。u 根據(jù)設(shè)計(jì)任務(wù)，制定實(shí)現(xiàn)方案u 應(yīng)用VHDL完成對系統(tǒng)中各個(gè)功能模塊的描述u 完成頂層設(shè)計(jì)文件，并調(diào)試仿真系統(tǒng)u 下載程序代碼到FPGA，在實(shí)驗(yàn)平臺上驗(yàn)證VGA是否正常顯示撰寫設(shè)計(jì)報(bào)告書 研究條件和可能存在的問題會使用EDA開發(fā)工具軟件Quartus II ,能熟練使用VHDL語言編寫時(shí)序電路，需要有相應(yīng)的實(shí)驗(yàn)開發(fā)平臺。由此看來，系統(tǒng)一次采集要涉及攝像頭、VGA以及FPGA等，這是它的內(nèi)部功能。系統(tǒng)的FPGA選用開發(fā)板自帶的EP2CS5Q208C8芯片。在此基礎(chǔ)上，可以快速地將硬件系統(tǒng)與常規(guī)軟件集成在單一可編程芯片中?？刂破鞯淖饔檬强刂普麄€(gè)計(jì)算機(jī)的各個(gè)部件有條不紊地工作，其基本功能是從內(nèi)存中取指令和執(zhí)行指令。對每個(gè)程序，CPU從第一條指令開始執(zhí)行，按指令步序號做周期性的程序循環(huán)掃描，如果無跳轉(zhuǎn)指令，則從則從第一條指令開始逐條順序執(zhí)行用戶程序，直至遇到結(jié)束符后又返回第一條指令，如此周而復(fù)始不斷循環(huán)，每一個(gè)循環(huán)稱為一個(gè)掃描周期。I/： I/O端口設(shè)置DirAttribData功能喚醒功能功能描述000下拉是帶下拉電阻的輸入管腳001上拉是帶上拉電阻的輸入管腳010懸浮是懸浮式輸入管腳011懸浮否懸浮式輸入管腳10反相輸出否Data數(shù)據(jù)位反相輸出11同相輸出否Data數(shù)據(jù)位同相輸出由此可見，若輸入變量在I/O刷新期間狀態(tài)發(fā)生變化，則本次掃描期間輸出會相應(yīng)地發(fā)生變化。Array)是IBM公司在1987年推出的一種視頻傳輸標(biāo)準(zhǔn)，具有分辨率高、顯示速率快、顏色豐富等優(yōu)點(diǎn)，在彩色顯示器領(lǐng)域得到了廣泛的應(yīng)用，VGA最早是指分辨率為640*480的一種顯示模式。5 測試結(jié)果電路板成品：測試結(jié)果如圖所示：由上圖可以看出，顯示的圖像清晰，色彩與實(shí)際相符，失真較少。wire I2C_SCLK1 = (GO == 1 amp。 SD_COUNTER =34 || SD_COUNTER == 36))) ? I2C_CLK : SCLK。amp。 wire SDO2 = ((SD_COUNTER == 13 || SD_COUNTER == 14)|| (SD_COUNTER == 24 || SD_COUNTER == 25) || (SD_COUNTER == 41 || SD_COUNTER == 42) || (SD_COUNTER = 43 amp。reg ACKW1, ACKW2, ACKW3。d63) SD_COUNTER = SD_COUNTER + 639。