【正文】 _down_5 or call_down_6) down_all={call_down_6, call_down_5, call_down_4, call_down_3, call_down_2, 139。//清零,以備下次計(jì)數(shù) //display which floor the elevator is.... display_decode h1(cp_50M,PosOut,out,over_alarm)。//只有當(dāng)前樓層之下的停靠請(qǐng)求，下一狀態(tài)轉(zhuǎn)下降 end else if((up_allamp。pos))//?？炕蛏仙?qǐng)求中有當(dāng)前樓層的請(qǐng)求否 NextState=UPSTOP。pos)amp。pos)) NextState=DOWNSTOP。(request_allamp。(request_allamp。(request_allamp。amp。amp。amp。FLOOR2)posamp。FLOOR4)posamp。FLOOR6)posamp。 else if((up_allamp。//?？?時(shí)鐘周期后開門 end DOWNSTOP: begin NextState=OPENDOOR。amp。pos)||(down_allamp。amp。amp。amp。FLOOR2)posamp。FLOOR4)posamp。FLOOR6)posamp。(down_allamp。(down_allamp。(down_allamp。FLOOR5))||((request_allamp。FLOOR3))||((request_allamp。FLOOR1))||((request_allamp。 else NextState=WAIT。 else if((request_allpos)||(up_allpos))//上升或?？空?qǐng)求中有當(dāng)前樓層之上的請(qǐng)求否 NextState=UP。 else NextState=WAIT。amp。(up_allamp。(up_allamp。(up_allamp。FLOOR5))||((down_allamp。FLOOR3))||((down_allamp。FLOOR1))||((down_allamp。FLOOR6)posamp。FLOOR4)posamp。FLOOR2)posamp。//無任何請(qǐng)求，轉(zhuǎn)為WAIT模式 end //DOWN的狀態(tài)轉(zhuǎn)移請(qǐng)參見UP的狀態(tài)轉(zhuǎn)移 DOWN: begin if((request_allamp。pos)||(posFLOOR6)) //其實(shí)這樣做意義不大，只是使上下標(biāo)志提前變化 NextState=UPSTOP。//無任何請(qǐng)求，繼續(xù)處于WAIT模式 end UP: begin if((request_allamp。//有當(dāng)前樓層請(qǐng)求，則下一狀態(tài)轉(zhuǎn)開門 else if(request_allpos)//有當(dāng)前樓層之上的?？空?qǐng)求否（優(yōu)先向上的請(qǐng)求） NextState=UP。(count5))//or else if(NextState==OPENDOOR) count=count+1。 //將各上升請(qǐng)求信號(hào)實(shí)時(shí)地合并(6樓為頂層,無上升請(qǐng)求，考慮到通用性，將第4位填零) always (call_up_1 or call_up_2 or call_up_3 or call_up_4 or call_up_5) up_all={139。 //定義電梯上升，下降和靜止的符號(hào)常量 parameter UPFLAG=239。b010000, FLOOR6=639。b0010000, OPENDOOR=739。 reg [6:0] LiftState,NextState。如從WAIT切換到第一個(gè)UP時(shí)，pos立即加一，而PosOut則要等到第一個(gè)UP //即將切換到第二個(gè)UP時(shí)，才加一。//輸出樓層 output [6:0] LiftState。首先要感謝導(dǎo)師楊小獻(xiàn)老師，雖然我們是在開始畢設(shè)時(shí)才算真正的認(rèn)識(shí)，但他卻能以一位長輩的風(fēng)范來容諒我的無知，給我不厭其煩的指導(dǎo)，從論文定題、開發(fā)過程的疑難解決到論文概要、寫作方式以及用詞造句、標(biāo)點(diǎn)符號(hào)，傾注了楊老師大量的心血。這個(gè)就不用多解釋了。結(jié)論與體會(huì)結(jié)論：我們?cè)O(shè)計(jì)的智能電梯控制器應(yīng)該可以實(shí)時(shí)接受各樓層的上下請(qǐng)求信號(hào)及電梯內(nèi)部的?？空?qǐng)求，然后根據(jù)這些請(qǐng)求實(shí)現(xiàn)對(duì)電梯正確的控制:除了頂層和底層外，各樓層均設(shè)有上下請(qǐng)求開關(guān)，頂層和底層分別設(shè)有下降和上升請(qǐng)求開關(guān)，這一點(diǎn)應(yīng)該不難理解。中途還遇到了字符型液晶不能更新的問題，不過在同學(xué)的幫助下，最終還是解決了。（2）分頻模塊frequence_div：這段分頻器完成對(duì)50Mhz的1分頻操作。 // LCD Read/Write Select, 0 = Write, 1 = Readoutput LCD_EN。output ports:output open_enable,stop_enable,up_enable,down_enable,close_enable。b0001000,739。UpDnFlag取值可為239。b000100,639。自90年代初， Verilog、VHDL、AHDL等硬件描述語言的輸入方法在大規(guī)模設(shè)計(jì)中得到了廣泛應(yīng)用。設(shè)計(jì)者可以用自己熟悉的設(shè)計(jì)工具（如原理圖輸入或硬件描述語言）建立設(shè)計(jì)，MAX+PLUSII把這些設(shè)計(jì)轉(zhuǎn)自動(dòng)換成最終所需的格式。b00。b1, FALSE=139。 //定義樓層的符號(hào)常量 parameterFLOOR1=639。 parameter WAIT=739。always (call_up_1 or call_up_2 or call_up_3 or call_up_4 or call_up_5) up_all={139。電梯在上述七個(gè)狀態(tài)間的轉(zhuǎn)移是通過三段式狀態(tài)機(jī)來實(shí)現(xiàn)的，各狀態(tài)間的轉(zhuǎn)移大體與生活中的電梯運(yùn)轉(zhuǎn)一致，有如下的基本原則:方向?yàn)榈谝粌?yōu)先準(zhǔn)則，這就是曾老師給我們的技術(shù)指標(biāo)。（6） 電梯的初始位置為一層，處于開門狀態(tài)。通過仿真結(jié)果驗(yàn)證其正確性，并在開發(fā)板上進(jìn)行硬件測(cè)試。其次表現(xiàn)在企業(yè)的規(guī)模效益逐步展現(xiàn)。③建立三資企業(yè)，行業(yè)快速發(fā)展階段(自1980年至今)，這一階段我國共生產(chǎn)安裝電梯約40萬臺(tái)。同時(shí)，對(duì)電梯操作人員定期考核，讓他們定期參加安全技術(shù)學(xué)習(xí)，扎扎實(shí)實(shí)地做好電梯維護(hù)和保養(yǎng)工作，才能使人們平安長久的使用電梯少，為了讓電梯更好的服務(wù)人們，各種電梯新技術(shù)不斷地發(fā)展起來。 　　②條件：又稱為“事件”。之所以能 做到這一點(diǎn)，是因?yàn)闄C(jī)器能跟蹤一個(gè)內(nèi)部狀態(tài)，它會(huì)在收到事件后進(jìn)行更新。 　　Web應(yīng)用程序由提交的表單和用戶請(qǐng)求的網(wǎng)頁來驅(qū)動(dòng)，它們也可劃歸到上述類 別。在有限狀態(tài)機(jī)中，會(huì)有有許多變量，例如，狀態(tài) 機(jī)有很多與動(dòng)作（actions）轉(zhuǎn)換(Mealy機(jī))或狀態(tài)（摩爾機(jī)）關(guān)聯(lián)的動(dòng)作，多重起始狀態(tài)，基于沒有輸入符號(hào)的轉(zhuǎn)換，或者指定符號(hào)和狀態(tài)（非定有 限狀態(tài)機(jī)）的多個(gè)轉(zhuǎn)換，指派給接收狀態(tài)（識(shí)別者）的一個(gè)或多個(gè)狀態(tài)，等等。狀態(tài)機(jī)通過響應(yīng)一系列事件而“運(yùn)行”。 　　(4) VHDL 語言的設(shè)計(jì)描述與器件無關(guān) 　　采用 VHDL 語言描述硬件電路時(shí), 設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。此外 ,VHDL 語言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn), 這是其他硬件描述語言所不能比擬的。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。 　　4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 　　CPLD和FPGA另外一個(gè)區(qū)別是大多數(shù)的FPGA含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置的記憶體。 CPLD與FPGA的關(guān)系　　早在1980年代中期，F(xiàn)PGA已經(jīng)在PLD設(shè)備中扎根。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。這樣就可以實(shí)現(xiàn)各種EDA工具的優(yōu)化組合，并集成在一個(gè)易于管理的統(tǒng)一環(huán)境下，實(shí)現(xiàn)資源共享。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。t think by signal and inverted method, so need analysis of true is too many, I also have no confidence. Nevertheless the problem are always to be solved, later I in our bedroom is a classmate of reference books on saw a with VHDL language preparation intelligent elevator controller program, but is not plete, it gives me the greatest inspiration is signal and inverted algorithm, I discovered this way, then my workload is greatly was not only use signal and inverted algorithm outside, still adopted its to the floor for elevator status transfer basis thought, it is really a good method, but I haven39。實(shí)現(xiàn)了基本的功能，當(dāng)時(shí)一遇到比較復(fù)雜的情況時(shí)（比喻同時(shí)有幾個(gè)人在請(qǐng)求或者是同時(shí)有兩個(gè)在不同樓層的請(qǐng)求時(shí)電梯該如何運(yùn)行呢，這些特殊情況我在當(dāng)時(shí)一直沒有找到合適和有效的方法去解決）。起初我想到的肯定是有限狀態(tài)機(jī)。當(dāng)時(shí)我不僅采用“信號(hào)并置的算法”外，還采納了它的“以樓層為電梯的狀態(tài)轉(zhuǎn)移的依據(jù)”的思想，這確實(shí)是一個(gè)不錯(cuò)的方法，不過當(dāng)時(shí)我一直沒有任何進(jìn)展，一是它是用VHDL語言編寫的，而且我對(duì)這個(gè)語言不是很熟悉所以不是特別理解。t got any progress, I give up this handle a variety of state method, then turned to my original finite state machine method. Use the finite state machine 3sectional methods also spent a lot of time to modify and improve. Realize the basic functions, when a meet more plex situations (parables meanwhile several people in request or is also have two in different floor request? How should the elevator running these special cases I at that time has not find appropriate and effective approach to solve).Abstract KEY WORDS： A signal and buy 　　EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。(2)采用硬件描述語言進(jìn)行設(shè)計(jì)采用硬件描述語言進(jìn)行電路與系統(tǒng)的描述是當(dāng)前EDA技術(shù)的另一個(gè)特征。EDA技術(shù)的發(fā)展和推廣應(yīng)用極大地推動(dòng)了電子工業(yè)的發(fā)展。 　　FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。 　　CPLD和FPGA的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。一些FPGA可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運(yùn)行。 　　FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。 VHDL語言及程序概述VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982 年。在設(shè)計(jì)語言中，