幾種fpga的fir濾波器方案詳析(存儲版)
【正文】 =00198e”。當時使用該技術后，產生一個新的全局清零信號：reset_d。由于使用非阻塞賦值(=)，所以并沒有把這次的x[n]讀出來，而讀出的是上一次存在FIFO中的x[n]！所以應該采用減計數(shù)器，“鏡像相加”操作從x[n(N/21)] + x[nN/2]開始，這就是為什么要采用減計數(shù)器的原因。當Reset系號有效時，ROM指針指向首地址。若兩位不同，則根據是10還是01決定A+M還是AM；加減之后再右移一位。若首位不相同，則將其中的負數(shù)通過“負正變換網絡”N2P Network后再將兩數(shù)送入無符號乘法器，最后將結果在通過“正負變換網絡”P2N Network，進行校正。在該設計中，由于乘法運算的位數(shù)很高，所以必須采用“串行乘法器”來實現(xiàn)其功能?！考夹g以后，不僅能將量化比特數(shù)幾乎降為原來的一半，而且最大相對量化誤差降為原來的。但是我們從系數(shù)上來觀察，發(fā)現(xiàn)采用“直接型”FIR濾波器所產生的系數(shù)相差非常的大，其動態(tài)范圍高達，不宜采用單因子縮放。由于系數(shù)眾多，所以需要大量的存儲單元。這樣在實現(xiàn)累加時兩個buffer可以共用一個指針減計數(shù)器decrementor（采用減計數(shù)器，而不采用加計數(shù)器的原因將會在后續(xù)的時序關系中得到解釋），而不必要使用一個指針加計數(shù)器incrementor和一個指針減計數(shù)器decrementor，或者讓系數(shù)ROM的指針變量產生復雜的運動，這能簡化時序設計的復雜性，同時也就節(jié)約了硬件；并且采用用鏡像對稱buffer，再不額外增加硬件的同時，可以降低時鐘一半的頻率，這是非常重要的。但是由于引入了IIR系統(tǒng)，故在系數(shù)量化的時候，必須是極點量化在單位圓之內，否則將使系統(tǒng)不穩(wěn)定。當系統(tǒng)的零點非常密集時，他們互相的矢量長度就很短，矢量積就更小，就較大。二． 級聯(lián)型Cascadetype將H(z)分解成實系數(shù)二階因子的乘積形式：圖中畫出了一個FIR濾波器的級聯(lián)結構，其中每一個二階因子用一個橫截型來表示：這種結構的每一節(jié)控制一對零點，因而在需要控制傳輸零點時可以采用它。三． 頻率抽樣型Decimationtype把一個N店有限長序列的z變換H(z)在單位圓上作N等分抽樣，就得到，其主值序列就等于h(n)的離散傅里葉變換。 Directtype使用儲存單元最少，但是由于階數(shù)很高，所以零點非常密集，系數(shù)的量化誤差對零點的影響較大，必須要通過增加系數(shù)的量化字長來確保系統(tǒng)的正確。右下角展示了量化過后的系數(shù)對零極點的影響。假設x[n]的輸入時鐘clk的速率為，MAC單元的處理速率為，若存在，則可以實現(xiàn)MAC單元的復用，這樣就將個MAC單元降低為1個，大大的節(jié)約了硬件。若，其中c為濾波器系數(shù)，為量化間距，N為量化比特數(shù)。分別將P和用二進制量化為t比特、c比特，于是有：由于，所以只需要用較少的比特來量化他就可以滿足精度的要求，試驗證明：當c=14時，較精確的滿足了要求。當采用收縮法時，由于最后要將乘法結果進行右移以后才能將結果進行累加，所以會損失一定的精度。我們這里采用二進制補碼的編碼方案，該方案是目前在DSP領域類最為流行的有符號數(shù)字表示法。下圖給出了Booth算法的流程：乘數(shù)與被乘數(shù)分別載入Q和M寄存器內，同時還有一個1比特寄存器，位于Q寄存器最低位的右邊，稱為Q’。Booth Arithmetic 校正算法Booth算法資源消耗（LUTs）339107最大時鐘頻率（MHz）可以明顯地看出，采用Booth算法后，不但能大大的節(jié)約資源（339—107），而且可以大幅的提高最大頻率（—），故在有符號乘法器中都采用Booth乘法器。由于三個運算單元存在事實上的前后關系，所以這些關系必須要從時序上體現(xiàn)出來，這和采樣時間密切相
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