【正文】 連接起來(lái)就能構(gòu)成一個(gè)存儲(chǔ) n位二進(jìn)制碼的寄存器。其原理就是當(dāng)不同頻率的信號(hào)通過(guò)該電路時(shí)，具有不同的幅度衰減，通帶內(nèi)的信號(hào)衰減很小，而阻帶內(nèi)的信號(hào)衰減很大。 SRAM， DRAM以及 Flash的區(qū)別。 (2) FIR濾波器可得到嚴(yán)格的線性相位，而 IIR濾波器做不到這一點(diǎn)， IIR濾波器的選擇性越好，其相位的非線 性越嚴(yán)重。 (6) IIR濾波器主要是設(shè)計(jì)規(guī)格化的、頻率特性為分段常數(shù)的標(biāo)準(zhǔn)低通、高通、帶通、帶阻、全通濾波器。 由于在排序過(guò)程中總是小數(shù)往前放，大數(shù)往后放，相當(dāng)于氣泡往上升，所以稱作冒泡排序。 (2) 存儲(chǔ)管理：存儲(chǔ)管理的主要任務(wù)是管理存儲(chǔ)器資源，為多道程序運(yùn)行提供有力的支撐，便于用戶使用存儲(chǔ)資源，提高存儲(chǔ)空間的利用率。 答：同步復(fù)位在時(shí)鐘沿才復(fù)位信號(hào)，完成復(fù)位動(dòng)作。例如：時(shí)鐘域 1中的一個(gè)信號(hào)，要送到時(shí)鐘域 2，那么在這個(gè)信號(hào)送到時(shí)鐘域 2之前，要先經(jīng)過(guò)時(shí)鐘域 2的同步器同步后，才能進(jìn)入時(shí)鐘域 2。 時(shí)鐘周期為 T，觸發(fā)器 D1的建立時(shí)間最大為 T1max，最小為 T1min。 保持時(shí)間容限：保持時(shí)間容限也要求大于等于 0。因此在動(dòng)態(tài)時(shí)序分析中，無(wú)法暴露一些路徑上可能存在的時(shí)序問(wèn)題。 假設(shè) 4選 1數(shù)據(jù)選擇器的地址端分別為 A1和 A0，數(shù)據(jù)輸入端分別為 D0、 D D2和 D3。 鎖存器：一位觸發(fā)器只能傳送或存儲(chǔ)一位數(shù)據(jù)，而在實(shí)際工作中往往希望一次傳送或存儲(chǔ)多位數(shù)據(jù)。行為級(jí)描述中 latch如何產(chǎn)生的。 由于環(huán)形計(jì)數(shù)器的電路狀態(tài)利用率較低，為了在不改變移位寄存器內(nèi)部結(jié)構(gòu)的條件下提高環(huán)形計(jì)數(shù)器的電路狀態(tài)利用率，只能從改變反饋邏輯電路上想辦法。存儲(chǔ)器的高速緩沖存儲(chǔ)器存儲(chǔ)了頻繁訪問(wèn)的 RAM 位置的內(nèi)容及這些數(shù)據(jù)項(xiàng)的存儲(chǔ)地址。 嵌入式微控制器、嵌入式微處理器和嵌入式 DSP有什么區(qū)別。 嵌入式 DSP處理器 (Embedded Digital Signal Processor, EDSP)對(duì)系統(tǒng)結(jié)構(gòu)和指令進(jìn)行了特殊設(shè)計(jì)，使其適合于執(zhí)行 DSP算法，編譯效率較高，指令執(zhí)行速度也較高。 對(duì)于 7進(jìn)制，當(dāng)增加到 6(0110)時(shí)將計(jì)數(shù)器清零即可。南橋芯片則提供對(duì) KBC(鍵盤控制器 )、 RTC(實(shí)時(shí)時(shí)鐘控制器 )、 USB(通用串行總線 )、 Ultra DMA/33(66)EIDE數(shù)據(jù)傳輸方式和 ACPI(高級(jí)能源管理 )等的支持。 下圖為用 CMOS管搭出的 SRAM單元電路，其中 T T3和 T T4分別為一 CMOS反相器， T T T3和 T4共同組成一個(gè) RS鎖存器。需要評(píng)估的指標(biāo)主 要有兩個(gè)：LDO的供電電流和供電電壓、 LDO的輸出電壓噪聲抑制比。 mybonusamp。 由于 8051的驅(qū)動(dòng)能力不夠，一般在數(shù)碼管和 8051之間接一驅(qū)動(dòng)能力更大的芯片 (如74LS245)。 PCI總線的主要特點(diǎn)是傳輸速度高，目前可實(shí)現(xiàn) 66M的工作頻率，在 64位總線寬度下可達(dá)到突 發(fā)（ Burst）傳輸速率 264MB/s，是通常 ISA總線的 300倍，可以滿足大吞吐量的外設(shè)的需求。 What is PC Chipset? 芯片組 (Chipset)是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為北橋芯片和南橋芯片。 DSP有專門的乘加指令，一次乘加只需一個(gè)指令周期即可完成、而通用處理器中的乘法一般使用加法實(shí)現(xiàn)的，一次乘法需 要消耗較多的指令周期。微控制器是目前嵌入式系統(tǒng)工業(yè)的主流。 Buffer(緩沖 )是為了提高內(nèi)存和硬盤 (或其他 I/0設(shè)備 )之間的數(shù)據(jù)交換的速度而設(shè)計(jì)的。 硬件面試題之十一 Cache的主要作用是什么，它與 Buffer有何區(qū)別。 實(shí)現(xiàn) N位 Johnson Counter， N=5。鎖存器通過(guò)鎖存信號(hào)控制，不鎖存數(shù)據(jù)時(shí)，輸出端的信號(hào)隨輸入信號(hào)變化，就像信號(hào)通過(guò)緩沖器一樣，一旦鎖存信號(hào)起鎖存作用，則數(shù)據(jù)被鎖住，輸入信號(hào)不起作用。 本題即問(wèn)鎖存器與觸發(fā)器的異同。 下圖是用非門和與非門實(shí)現(xiàn) Y的電路圖。它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅 可以對(duì)芯片設(shè)計(jì)進(jìn)行全面的時(shí)序功能檢查，而且還可利用時(shí)序分析的結(jié)果來(lái)優(yōu)化設(shè)計(jì)，因此靜態(tài)時(shí)序分析已經(jīng)越來(lái)越多地被用到數(shù)字集成電路設(shè)計(jì)的驗(yàn)證中。 ：觸發(fā)器的輸出經(jīng)過(guò)組合邏輯所需要的時(shí)間，也就是題目中的組合邏輯延遲。當(dāng)同步的是地址時(shí)，一般該地址應(yīng)采用格雷碼，因?yàn)楦窭状a每次只變一位，相當(dāng)于每次只有一個(gè)同步器在起作用，這樣可以降低出錯(cuò)概率，象異步 FIFO的設(shè)計(jì)中，比較讀寫地址的大小時(shí)，就是用這種方法。 答：不同的時(shí)鐘域之間的信號(hào)進(jìn)行通信時(shí)，需要進(jìn)行同步處理，這樣可以防止新時(shí)鐘域中第一級(jí)觸發(fā)器的亞穩(wěn)態(tài)信號(hào)對(duì)下級(jí)邏輯造成影響，其中對(duì)于單個(gè)控制信號(hào)可以用兩級(jí)同步器，如電平、邊沿檢測(cè)和脈沖，對(duì)多位信號(hào)可以用 FIFO,雙口 RAM，握手信號(hào)等。 拉普拉斯 變換對(duì)如下： 傅里葉變換對(duì)如下： 其關(guān)系為：傅里葉變換是拉普拉斯變換的一種特殊情況，當(dāng) 時(shí)，拉普拉斯變換退化為傅里葉變換。處理機(jī)管 理的第二項(xiàng)工作是處理器調(diào)度。重復(fù)以上過(guò)程，仍從第一對(duì)數(shù)開(kāi)始比較 (因?yàn)榭赡苡捎诘?2個(gè)數(shù)和第 3個(gè)數(shù)的交換，使得第 1個(gè)數(shù)不再小于第 2個(gè)數(shù) )，將小數(shù)放前，大數(shù)放后，一直比較到最大數(shù)前的一對(duì)相鄰數(shù)，將小數(shù)放前，大數(shù)放后，第二趟結(jié)束，在倒數(shù)第二個(gè)數(shù)中得到一個(gè)新的最大數(shù)。 (5) 從設(shè)計(jì)上看， IIR濾波器可以利用模擬濾波器設(shè)計(jì)的現(xiàn)成的閉合公式、數(shù)據(jù)和表格，因此計(jì)算工作量較小，對(duì)計(jì)算工具要求不高。 IIR是無(wú)限長(zhǎng)沖激響應(yīng)濾波器， FIR是有限長(zhǎng)沖激響應(yīng)濾波器。 (4) 有源濾波器造價(jià)是無(wú)源濾波器的 3倍以上，技術(shù)相對(duì)不太成熟，且維護(hù)成本高；無(wú)源濾波器造價(jià)相對(duì)較低，技術(shù)較成熟，安裝后基本免維護(hù)。 有源濾波器和無(wú)源濾波器的原理及區(qū)別。 寄存器：在實(shí)際的數(shù)字系統(tǒng)中，通常把能夠用來(lái)存儲(chǔ)一組二進(jìn)制代碼的同步時(shí)序邏輯電路稱為寄存器。如果按排序過(guò)程中所需的計(jì)算量來(lái)區(qū)分，則可分為三類： (1) 簡(jiǎn)單的排序方法，其時(shí)間復(fù)雜度為； (2) 先進(jìn)的排序方法，其時(shí)間復(fù)雜度為 ； (3) 基數(shù)排序，其時(shí)間復(fù)雜度為。 奈奎斯特低通采 樣定律：若一個(gè)連續(xù)模擬信號(hào)的最高頻率小于，則以間隔時(shí)間為的周期 性沖 激脈 沖對(duì) 其進(jìn) 行抽 樣時(shí) ，將 被這 些抽 樣值 所完 全確 定。在數(shù)字系統(tǒng)的邏輯設(shè)計(jì)中，若采用 NPN晶體管和 NMOS管，電源電壓是正值，一般采用正邏輯。 時(shí)域與頻域的關(guān)系通過(guò)傅里葉變換給出，下面給出傅里葉變換及其逆變換的幾種可能形式： (1) 連續(xù)時(shí)間、連續(xù)頻率 傅里葉變換 (2) 連續(xù)時(shí)間、離散頻率 傅里葉級(jí)數(shù) 設(shè)代表 一個(gè)為周期為周期性連續(xù)時(shí)間函數(shù)，可展開(kāi)成傅里葉級(jí)數(shù)，其傅里葉級(jí)數(shù)的系數(shù)為， 是離散頻率的非周期函數(shù)。假設(shè)投入 3個(gè) 2分硬幣或者投入 4個(gè) 1分硬幣和 1個(gè) 2分硬幣后，賣報(bào)機(jī)在給出報(bào)紙的同時(shí)會(huì)找會(huì) 1個(gè) 1分硬幣。 SDR 針對(duì)構(gòu)建多模式、多頻和多功能無(wú)線通信設(shè)備的問(wèn)題提供有效而安全的解決方案。 (2) BIOS： BIOS是英文 Basic Input Output System的縮略語(yǔ)，直譯過(guò)來(lái)后中文名稱就是 基本輸入輸出系統(tǒng) 。 答：首先給大家介紹下集成電路前端設(shè)計(jì)和后端設(shè)計(jì)的概念。 答：假設(shè)輸入信號(hào)為 A、 B，輸出信號(hào)為 Y=A’B+AB’。鎖相環(huán)的特點(diǎn)是：利用外部輸入的參考信號(hào)控制環(huán)路內(nèi)部振蕩信號(hào)的頻率 和相位。下圖中 (a)和 (b)分別給出了其原理電路及其等效電路。下面以鏡像電流源電路為例進(jìn)行說(shuō)明： 該電路由兩個(gè)完全相同的管子 T0和 T1構(gòu)成，由于 T0的管壓降與其 be間電壓相等，從而保證 T0工作在放大狀態(tài)，因而它的集電極電流 。所以當(dāng)柵壓為 VDD時(shí)，源級(jí)的最高輸出電壓只能為 VDDVth。當(dāng) RCT時(shí)，給出輸入電壓波形圖，繪制兩種電路的輸出波形圖。 答：設(shè)共模分量是 Yc，差模分量是 Yd，則可知其輸出為 Y+=Yc+Yd Y=YcYd 可知 Yc=(Y+ + Y)/2 Yd=(Y+ Y)/2 畫出一個(gè)晶體管級(jí)的運(yùn)放電路。 共射放大電路既能放大電流又能放大電壓，輸入電阻在三種電路中居中，輸出電阻較大，頻帶較窄。 答：隨著工作頻率的升高，放大器會(huì)產(chǎn)生附加相移，可能使負(fù)反饋?zhàn)兂烧答伓鹱约ぁ? 頻率補(bǔ)償?shù)姆椒梢苑譃槌把a(bǔ)償和滯后補(bǔ)償，主要是通過(guò)接入一些阻容元件來(lái)改變放大電路的開(kāi)環(huán)增益在高頻段的相頻特性，目前使用最多的就是鎖相環(huán)。 答：三極管的曲線特性即指三極管的伏安特性曲線，包括輸入特性曲線和輸出特性曲線。經(jīng)過(guò)上面幾點(diǎn)的檢查，一般即可排除故障了。 單片機(jī)上電后沒(méi)有運(yùn)轉(zhuǎn)，首先要檢查什么？ 答：首先應(yīng)該確認(rèn)電源電壓是否正常。 SDRAM： Synchronous DRAM同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。 有源濾波器和無(wú)源濾波器的區(qū)別。 (2) 基爾霍夫第二定律 第二定律又稱基爾霍夫電壓定律，簡(jiǎn)記為 KVL，是電場(chǎng)為位場(chǎng)時(shí)電位的單值性在集總參數(shù)電路上的體現(xiàn)，其物理背景是能量守恒公理。各環(huán)節(jié)注意問(wèn)題如下： (1) 原理圖設(shè)計(jì)階段 ?? 注意適當(dāng)加入旁路電容與去耦電容； ?? 注意適當(dāng)加入測(cè)試點(diǎn)和 0歐電阻以方便調(diào)試時(shí)測(cè)試用； ?? 注意適當(dāng)加入 0歐電阻、電感和磁珠以實(shí)現(xiàn)抗干擾和阻抗匹配； (2) PCB 設(shè)計(jì)階段 GNDVCCABABY=A39。 一般說(shuō)來(lái)， CMOS電平比 TTL電平有著更高的噪聲容限。在硬件上，要用 OC門來(lái)實(shí)現(xiàn) (漏極或者集電極開(kāi)路 )，為了防止因灌電流過(guò)大而燒壞 OC門，應(yīng)在 OC門輸出端接一上拉電阻 (線或則是下拉電阻 )。如不滿足 Setup Time，這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿到來(lái)時(shí)，數(shù)據(jù)才能被打入觸發(fā)器。輸入數(shù)據(jù)信號(hào)應(yīng)提前時(shí)鐘上升沿 (如上升沿有效 )T時(shí)間到達(dá)芯片，這個(gè) T就是建立時(shí)間通常所說(shuō)的 Setup Time。 (3) 請(qǐng)畫出用 D觸發(fā)器實(shí)現(xiàn) 2倍分頻的邏輯電路？ 答：把 D觸發(fā)器的輸出端加非門接到 D端即可，如下圖所示： (4) 什么是 線與 邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？ 答：線與邏輯是兩個(gè)或多個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。 答：典型輸入設(shè)備與微機(jī)接口的邏輯示意圖如下： (7) 你知道那些常用邏輯電平？ TTL與 COMS電平可以直接互連嗎？ 答：常用的電平標(biāo)準(zhǔn)，低速的有 RS23 RS48 RS42 TTL、 CMOS、 LVTTL、LVCMOS、 ECL、 ECL、 LVPECL等，高速的有 LVDS、 GTL、 PGTL、 CML、 HSTL、SSTL等。在各環(huán)節(jié)應(yīng)注意哪些問(wèn)題？ 答：完成一個(gè)電子電路設(shè)計(jì)方案的整個(gè)過(guò)程大致可分為以下幾個(gè)步驟： (1) 原理圖設(shè)計(jì)； (2) PCB設(shè)計(jì) ； (3) 投板； (4) 元器件焊接； (5) 模塊化調(diào)試； (6) 整機(jī)調(diào)試。 KCL的第二種陳述：對(duì) 于任一集總電路中的任一閉合面，在任一時(shí)刻，通過(guò)該閉合面的所有支路電流的代數(shù)和等于零。 電流負(fù)反饋的特點(diǎn)：電路的輸出電流趨向于維持恒定。這一點(diǎn)與異步 SRAM不同，異步 SRAM的訪問(wèn)獨(dú)立于時(shí)鐘，數(shù)據(jù)輸入和輸出都由地址的變化控制 。 Mask ROM的 MCU價(jià)格便宜，但程序在出廠時(shí)已經(jīng)固化，適合程序固定不變的應(yīng)用場(chǎng)合； Flash ROM的 MCU程序可以反復(fù)擦寫，靈活性很強(qiáng)，但價(jià)格較高，適合對(duì)價(jià)格不敏感的應(yīng)用場(chǎng)合或做開(kāi)發(fā)用途； OTP ROM的 MCU價(jià)格介于前兩者之間，同時(shí) 又擁有一次性可編程能力，適合既要求一定靈活性，又要求低成本的應(yīng)用場(chǎng)合，尤其是功能不斷翻新、需要迅速量產(chǎn)的電子產(chǎn)品。有時(shí)用仿真器可以，而燒入片子不行，往往是因?yàn)?E