【正文】 輸出電壓噪聲抑制比：這個也許需要更精確的儀器去測了，我不是很懂，希望大家指教。 這個題貌似有點問題，鍵盤和數(shù)碼管完全由 8051的 I/O驅動的話，貌似只能把 “ 驅動 8個數(shù)碼管 ” 理解為把個數(shù)碼管的顯示是一樣的，即 8個數(shù)碼管的數(shù)據(jù)輸入端并接后連接到 8051的 I/O上，共陽端 (可以認為是片選端 )直接接至高電平。 硬件面試題之十二 PCI總線的含義是什么？ PCI總線的主要特點是什么？ PCI的英文全稱為 Peripheral Component Interconnect。 如果想設計 15進制，只要在 QD QC QB QA=1110時將 CLRN置低即可。 DSP和通用處理器在結構上有什么不同，請簡要畫出你熟悉的一種 DSP結構圖。為適應不同的應用需求，一般一個系列的單片機具有多種衍生產品，每種衍生產品的處理器內核都是一樣的，不同的是存儲器和外設的配置及封裝。因為高速緩沖存儲器總是比主 RAM 存儲器速度快，所以當 RAM 的訪問速度低于微處理器的速度時，常使用高速緩沖存儲器。若將反饋邏輯函數(shù)取為 ，則可得到如下圖所示的電路，這個電路稱為扭環(huán)形計數(shù)器，也稱為約翰遜計數(shù)器。 用 filpflop和 logicgate設計一個 1位加法器，輸入 carryin和 currentstage，輸出 carryout和 nextstage. 有點費解這個問題是考什么的。 LATCH和 DFF的概念 和區(qū)別。由于共 5人投票且少數(shù)服從多數(shù)，因此只要有三人投贊成票即可，其他人的投票結果并不需要考慮。 畫出 CMOS電路的晶體管級電路圖，實現(xiàn) Y=A*B+C(D+E)。 關于保持時間的理解就是，在觸發(fā)器 D2的輸入信號還處在保持時間的時候，如果觸發(fā)器 D1的輸出已經(jīng)通過組合邏輯到達 D2的輸入端的話，將會破壞 D2本來應該保持的數(shù)據(jù) 給出某個一般時序電路的圖，有 Tsetup、 Tdelay、 Tckq，還有 clock的 delay，寫出決定最大時鐘的因素，同時給出表達式。 在網(wǎng)上搜了下這道題，發(fā)現(xiàn)討論的很多，其實我對這個問題也不理解，下面就給出我認為最合理的網(wǎng)友的參考答案：首先說下建立時間和保持時間的定義。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進來的數(shù)據(jù)的正確性。 Moore 與 Mealy狀態(tài)機的特征。在現(xiàn)代計算機中，通常把程序和數(shù)據(jù)以文件形式存儲在外存儲器 (又叫輔存儲器 )上，供用戶使用，這樣，外存儲器上保存了大量文件，對這些文件如不能采取良好的管理方式，就會導致混亂或破壞，造成嚴重后果。資源管理是操作系統(tǒng)的一項主要任務，而控制程序執(zhí)行、擴充機器功能、提供各種服務、方便用戶使用、組織工作流程、改善人機界面等等都可以從資源管理的角度去理解。 冒泡排序 (BubbleSort)的基本概念是：依次比較相鄰的兩個數(shù)，將小數(shù)放在前面，大數(shù)放在后面。 IIR濾波器必須采用遞歸結構，極點必須在 z平面單位圓內才能穩(wěn)定，對于這種結構，運算中的四舍五入處理有時會引起寄生振蕩。另一種稱為動態(tài) RAM（ Dynamic RAM/DRAM）， DRAM保留數(shù)據(jù)的時間很短，速度也比SRAM慢，不過它還是比任何的 ROM都要快，但從價格上來說 DRAM相比 SRAM要便宜很多，計算機內存就是 DRAM的。 (2) 有源濾波器是檢測到某一設定好的諧波次數(shù)后抵消它，無源濾波器是通過電抗器與電容器的配合形成某次諧波通道吸收諧波。 D觸發(fā)器和 D鎖存器的區(qū)別。 鎖存器：一位觸發(fā)器只能傳送或存儲一位數(shù)據(jù)，而在實際工作中往往希望一次傳送或存儲多位數(shù)據(jù)。內部排序是指待排序記錄全部存放在計算機隨機存儲器中進行的排序過程；外部排序是指待排序記錄的數(shù)量很大，以致內存一次不能容納全部記錄，在排序過程中尚需對外存進行訪問的排序過程。 VCO的性能指標主要包括：頻率調諧范圍，輸出功率， (長期及短期 )頻率穩(wěn)定度，相位噪聲，頻譜純度，電調速度，推頻系數(shù)，頻率牽引等。 RS232c高電平脈沖對應的 TTL邏輯是？ 首先解釋一下什么是正邏輯和負邏輯。 硬件面試題之七 用與非門等設計全加法器。 用傳輸門和倒向器組成的邊沿 D觸發(fā)器如下圖： 畫狀態(tài)機，接受 5分錢的賣報機，每份報紙 5分錢。主要用于描述數(shù)字系統(tǒng)的結構、行為、功能和接口。 集成電路前端設計流程可以分為以下幾個步驟： (1) 設計說明書； (2) 行為級描述及仿 真； (3) RTL級描述及仿真； (4) 前端功能仿真。在亞穩(wěn)態(tài)期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。 硬件面試題之五 用邏輯門和 COMS電路實現(xiàn) AB+CD。又由于數(shù)字信號在數(shù)值上也是不連續(xù)的，也就是說數(shù)字信號的取值只有有限個數(shù)值，因此需要對采樣后的數(shù)據(jù)盡量量化，使其量化到有效電平 上，編碼就是對量化后的數(shù)值進行多進制到二進制二進制的轉換。 畫出施密特電路，求回差電壓。同理柵壓為 0時， P管源級的輸出電壓范圍為 VDD到｜ Vth｜，因此不宜用 P管傳遞低電平。 N管傳遞低電平， P管傳遞高電平。但其輸出電阻很大，因而帶負載能力較差。常用于電壓放大電路的輸入級和 輸出級，在功率放大電路中也常采用射極輸出的形式。波特圖由 對數(shù)幅頻特性和對數(shù)相頻特性兩部分組成，它們的橫軸采用對數(shù)刻度，幅頻特性的縱軸采用 表示，單位為 dB；相頻特性的縱軸仍用表示。 放大電路的頻率響應可以用幅頻特性曲線和相頻特性曲線來描述，如果一個放大電路的幅頻特性曲線是一條平行于 x軸的直線 (或在關心的頻率范圍內平行于 x軸 )，而相頻特性曲線是一條通過原點的直線 (或在關心的頻率范圍是條通過原點的直線 )，那么該頻率響應就是穩(wěn)定的。 圖 (1) 典型輸入特性曲線 圖 (2) 典型輸出特性曲線 圖 (3) 直、交流負載線，功耗線 硬件面試題之三 放大電路中頻率補償?shù)哪康氖鞘裁矗心男┓椒ǎ? 答：放大電路中頻率補償?shù)哪康挠卸阂皇歉纳品糯箅娐返母哳l特性，而是克服由于引入負反饋而可能出現(xiàn)自激振蕩現(xiàn)象，使放大器能夠穩(wěn)定工作。 平板電容器的公式。另一個辦法是測量復位狀態(tài)下的 IO口電平，按住復位鍵 不放，然后測量 IO口 (沒接外部上拉的 P0口除外 )的電壓，看是否是高電平，如果不是高電平，則多半是因為晶振沒有起振。與門陣列等其它 ASIC(Application Specific IC)相比，它們又具有設計開發(fā)周期短、設計制造成本低、開發(fā)工具先進、標準產品無需測試、質量穩(wěn)定以及可實時在線檢驗等優(yōu)點。 SSRAM的所有訪問都在時鐘的上升 /下降沿啟動。 負反饋的優(yōu)點：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴展放大器的通頻帶，自動調節(jié)作用。 (1) 基爾霍夫第一定律 第一定律又稱基爾霍夫電流定律，簡記為 KCL，是電流的連續(xù)性在集總參數(shù)電路上的體現(xiàn)，其物理背景是電荷守恒公理。 (2) 試用 VHDL或 VERILOG、 ABLE描述 8位 D觸發(fā)器邏輯。異步電路具有下列優(yōu)點：無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性。如果布爾式中有相反的信號則可能產生競爭和冒險現(xiàn)象。 (1) 什么是 Setup 和 Hold時間？ 答： Setup/Hold Time用于測試芯片對輸入信號和時鐘信號之間的時間 要求。如果 Hold Time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。異步邏輯是各時鐘之間沒有固定的因果關系。但是需要注意有時候負載效應可能引起電路工 作不正常，因為有些 TTL電路需要下一級的輸入阻抗作為負載才能正常工作。ABCSumCoutCLKCoutABCDEYGNDVCCViVoGNDVCCAB0x1xzyYABCDEY 輸入高電平輸入高電平CPDQ/QCP01CLK進位輸出 D0D1D2D3VCCGNDBLBLWL ?? 自己設計的元器件封裝要特別注意以防止板打出來后元器件無法焊接； ?? FM部分走線要盡量短而粗，電源和地線也要盡可能粗； ?? 旁路電容、晶振要盡量靠近芯片對應管腳； ?? 注意美觀與使用方便； (3) 投板 ?? 說明自己需要的工藝以及對制板的要求； (4) 元器件焊接 ?? 防止出現(xiàn)芯片焊錯位置，管腳不對應； ?? 防止出現(xiàn)虛焊、漏焊、搭焊等； (5) 模塊化調試 ?? 先調試電源模塊，然后調試控制模塊，然后再調試其它模塊 ； ?? 上電時動作要迅速，發(fā)現(xiàn)不會出現(xiàn)短路時在徹底接通電源； ?? 調試一個模塊時適當隔離其它模塊； ?? 各模塊的技術指標一定要大于客戶的要求； (6) 整機調試 ?? 由于整機調試時仍然會出現(xiàn)很多問題，而且這些問題往往更難解決，如提高靈敏度等，這時一定不要手忙腳亂，要多向高手請教！ 硬件面試題之二 基爾霍夫定理的內容是什么？ 答： (精簡版 )基爾霍夫定律包括電流定律和電壓定律。 描述反饋電路的概念，列舉它們的應用。 集成運放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構成有源濾波電路后還具有一 定的電壓放大和緩沖作用。 答： FPGA是可編程 ASIC。接下來就是檢查復位引腳電壓是否正常。在單片機的電源引腳跟地引腳之間接上一個 所改善。輸出特性通常是指在一定的基極電流控制下，三極管的集電極與發(fā)射極之間的電壓同集電極電流的關系。 答：這里僅對放大電路的頻率響應進行說明。相位補償?shù)脑硎牵涸诰哂懈叻糯蟊稊?shù)的中間級，利用一小電容 C（幾十～幾百微微法）構成電壓并聯(lián)負反饋電路。 共基放大電路只能放大電壓不能放大電流，輸入電阻小，電壓放大倍數(shù)和輸出電阻與共射放大電路相當，頻率特性是三種接法中最好的電路。 第一級是以 P溝道管 T3和 T4為放大管、以 N溝道管 T5和 T6管構成的電流源為有源負載，采用共源形式的雙端輸入、單端輸出差分放大電路。 RCT說明信號的頻率 遠遠小于濾波器的中心頻率，所以對于第二個電路基本上無輸出，第一個電路的輸出波形與輸入波形基本相同。 N管的輸出要比柵壓損失一個閾值電壓。可見，由于這種電路的特殊接法，使和呈鏡像關系，故稱此電路為鏡像電流源。 實現(xiàn) ADC轉換的方法有：并聯(lián)比較型 A/D轉換，反饋比較型 A/D轉換，雙積分型 A/D轉換和 VF變換型 A/D轉換。鎖相環(huán)在工作的過程中，當輸出信號的頻率與輸入信號的頻率相等時，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環(huán)名稱的由來。 答：假設時鐘周期為， reg的 Setup和 Hold時間分別記為 Setup和 Hold。前端設計主要負責邏輯實現(xiàn)，通常是使用 verilog/VHDL之類語言，進行行為級的描述。其主要功能是為計算機提供 最底層的、最直接的硬件設置和控制。 以電平觸發(fā)為例進行說明， D觸發(fā)器的功能描述如下：當時鐘信號為低電平時，觸發(fā)器不工作，處于維持狀態(tài)。給出報紙時 Y=1，不給時 Y=0；找回 1個 1分硬幣時 Z=1，不找時 Z=0。 (3) 離散時間、連續(xù)頻率 序列的傅里葉變換 這里的 是數(shù)字頻率，它和模擬角頻率 的關系為 ， T為采樣間隔。除非特別說明，一般電路都是采用正邏輯。信號帶寬 ，最高頻率可表示為： 式中，這時，能恢復出原帶通信號的最小抽樣頻率為 將模擬信號轉為數(shù)字信號分為三個步驟：抽樣、量化和編碼。而后兩者的比較結果是，在 n較大時，歸并排序所需的時間較堆排序省，但它所需的輔助存儲量最多。由于一個觸發(fā)器能夠存儲一位二進制碼，所以把 n個觸發(fā)器的時鐘端口