【正文】 輸出電壓噪聲抑制比：這個(gè)也許需要更精確的儀器去測(cè)了，我不是很懂，希望大家指教。 這個(gè)題貌似有點(diǎn)問(wèn)題，鍵盤和數(shù)碼管完全由 8051的 I/O驅(qū)動(dòng)的話，貌似只能把 “ 驅(qū)動(dòng) 8個(gè)數(shù)碼管 ” 理解為把個(gè)數(shù)碼管的顯示是一樣的，即 8個(gè)數(shù)碼管的數(shù)據(jù)輸入端并接后連接到 8051的 I/O上，共陽(yáng)端 (可以認(rèn)為是片選端 )直接接至高電平。 硬件面試題之十二 PCI總線的含義是什么？ PCI總線的主要特點(diǎn)是什么？ PCI的英文全稱為 Peripheral Component Interconnect。 如果想設(shè)計(jì) 15進(jìn)制，只要在 QD QC QB QA=1110時(shí)將 CLRN置低即可。 DSP和通用處理器在結(jié)構(gòu)上有什么不同，請(qǐng)簡(jiǎn)要畫出你熟悉的一種 DSP結(jié)構(gòu)圖。為適應(yīng)不同的應(yīng)用需求，一般一個(gè)系列的單片機(jī)具有多種衍生產(chǎn)品，每種衍生產(chǎn)品的處理器內(nèi)核都是一樣的，不同的是存儲(chǔ)器和外設(shè)的配置及封裝。因?yàn)楦咚倬彌_存儲(chǔ)器總是比主 RAM 存儲(chǔ)器速度快，所以當(dāng) RAM 的訪問(wèn)速度低于微處理器的速度時(shí)，常使用高速緩沖存儲(chǔ)器。若將反饋邏輯函數(shù)取為 ，則可得到如下圖所示的電路，這個(gè)電路稱為扭環(huán)形計(jì)數(shù)器，也稱為約翰遜計(jì)數(shù)器。 用 filpflop和 logicgate設(shè)計(jì)一個(gè) 1位加法器，輸入 carryin和 currentstage，輸出 carryout和 nextstage. 有點(diǎn)費(fèi)解這個(gè)問(wèn)題是考什么的。 LATCH和 DFF的概念 和區(qū)別。由于共 5人投票且少數(shù)服從多數(shù)，因此只要有三人投贊成票即可，其他人的投票結(jié)果并不需要考慮。 畫出 CMOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn) Y=A*B+C(D+E)。 關(guān)于保持時(shí)間的理解就是，在觸發(fā)器 D2的輸入信號(hào)還處在保持時(shí)間的時(shí)候，如果觸發(fā)器 D1的輸出已經(jīng)通過(guò)組合邏輯到達(dá) D2的輸入端的話，將會(huì)破壞 D2本來(lái)應(yīng)該保持的數(shù)據(jù) 給出某個(gè)一般時(shí)序電路的圖，有 Tsetup、 Tdelay、 Tckq，還有 clock的 delay，寫出決定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。 在網(wǎng)上搜了下這道題，發(fā)現(xiàn)討論的很多，其實(shí)我對(duì)這個(gè)問(wèn)題也不理解，下面就給出我認(rèn)為最合理的網(wǎng)友的參考答案：首先說(shuō)下建立時(shí)間和保持時(shí)間的定義。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進(jìn)來(lái)的數(shù)據(jù)的正確性。 Moore 與 Mealy狀態(tài)機(jī)的特征。在現(xiàn)代計(jì)算機(jī)中，通常把程序和數(shù)據(jù)以文件形式存儲(chǔ)在外存儲(chǔ)器 (又叫輔存儲(chǔ)器 )上，供用戶使用，這樣，外存儲(chǔ)器上保存了大量文件，對(duì)這些文件如不能采取良好的管理方式，就會(huì)導(dǎo)致混亂或破壞，造成嚴(yán)重后果。資源管理是操作系統(tǒng)的一項(xiàng)主要任務(wù)，而控制程序執(zhí)行、擴(kuò)充機(jī)器功能、提供各種服務(wù)、方便用戶使用、組織工作流程、改善人機(jī)界面等等都可以從資源管理的角度去理解。 冒泡排序 (BubbleSort)的基本概念是：依次比較相鄰的兩個(gè)數(shù)，將小數(shù)放在前面，大數(shù)放在后面。 IIR濾波器必須采用遞歸結(jié)構(gòu)，極點(diǎn)必須在 z平面單位圓內(nèi)才能穩(wěn)定，對(duì)于這種結(jié)構(gòu)，運(yùn)算中的四舍五入處理有時(shí)會(huì)引起寄生振蕩。另一種稱為動(dòng)態(tài) RAM（ Dynamic RAM/DRAM）， DRAM保留數(shù)據(jù)的時(shí)間很短，速度也比SRAM慢，不過(guò)它還是比任何的 ROM都要快，但從價(jià)格上來(lái)說(shuō) DRAM相比 SRAM要便宜很多，計(jì)算機(jī)內(nèi)存就是 DRAM的。 (2) 有源濾波器是檢測(cè)到某一設(shè)定好的諧波次數(shù)后抵消它，無(wú)源濾波器是通過(guò)電抗器與電容器的配合形成某次諧波通道吸收諧波。 D觸發(fā)器和 D鎖存器的區(qū)別。 鎖存器：一位觸發(fā)器只能傳送或存儲(chǔ)一位數(shù)據(jù)，而在實(shí)際工作中往往希望一次傳送或存儲(chǔ)多位數(shù)據(jù)。內(nèi)部排序是指待排序記錄全部存放在計(jì)算機(jī)隨機(jī)存儲(chǔ)器中進(jìn)行的排序過(guò)程；外部排序是指待排序記錄的數(shù)量很大，以致內(nèi)存一次不能容納全部記錄，在排序過(guò)程中尚需對(duì)外存進(jìn)行訪問(wèn)的排序過(guò)程。 VCO的性能指標(biāo)主要包括：頻率調(diào)諧范圍，輸出功率， (長(zhǎng)期及短期 )頻率穩(wěn)定度，相位噪聲，頻譜純度，電調(diào)速度，推頻系數(shù)，頻率牽引等。 RS232c高電平脈沖對(duì)應(yīng)的 TTL邏輯是？ 首先解釋一下什么是正邏輯和負(fù)邏輯。 硬件面試題之七 用與非門等設(shè)計(jì)全加法器。 用傳輸門和倒向器組成的邊沿 D觸發(fā)器如下圖： 畫狀態(tài)機(jī)，接受 5分錢的賣報(bào)機(jī)，每份報(bào)紙 5分錢。主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。 集成電路前端設(shè)計(jì)流程可以分為以下幾個(gè)步驟： (1) 設(shè)計(jì)說(shuō)明書； (2) 行為級(jí)描述及仿 真； (3) RTL級(jí)描述及仿真； (4) 前端功能仿真。在亞穩(wěn)態(tài)期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。 硬件面試題之五 用邏輯門和 COMS電路實(shí)現(xiàn) AB+CD。又由于數(shù)字信號(hào)在數(shù)值上也是不連續(xù)的，也就是說(shuō)數(shù)字信號(hào)的取值只有有限個(gè)數(shù)值，因此需要對(duì)采樣后的數(shù)據(jù)盡量量化，使其量化到有效電平 上，編碼就是對(duì)量化后的數(shù)值進(jìn)行多進(jìn)制到二進(jìn)制二進(jìn)制的轉(zhuǎn)換。 畫出施密特電路，求回差電壓。同理柵壓為 0時(shí)， P管源級(jí)的輸出電壓范圍為 VDD到｜ Vth｜，因此不宜用 P管傳遞低電平。 N管傳遞低電平， P管傳遞高電平。但其輸出電阻很大，因而帶負(fù)載能力較差。常用于電壓放大電路的輸入級(jí)和 輸出級(jí)，在功率放大電路中也常采用射極輸出的形式。波特圖由 對(duì)數(shù)幅頻特性和對(duì)數(shù)相頻特性兩部分組成，它們的橫軸采用對(duì)數(shù)刻度，幅頻特性的縱軸采用 表示，單位為 dB；相頻特性的縱軸仍用表示。 放大電路的頻率響應(yīng)可以用幅頻特性曲線和相頻特性曲線來(lái)描述，如果一個(gè)放大電路的幅頻特性曲線是一條平行于 x軸的直線 (或在關(guān)心的頻率范圍內(nèi)平行于 x軸 )，而相頻特性曲線是一條通過(guò)原點(diǎn)的直線 (或在關(guān)心的頻率范圍是條通過(guò)原點(diǎn)的直線 )，那么該頻率響應(yīng)就是穩(wěn)定的。 圖 (1) 典型輸入特性曲線 圖 (2) 典型輸出特性曲線 圖 (3) 直、交流負(fù)載線，功耗線 硬件面試題之三 放大電路中頻率補(bǔ)償?shù)哪康氖鞘裁?，有哪些方法? 答：放大電路中頻率補(bǔ)償?shù)哪康挠卸阂皇歉纳品糯箅娐返母哳l特性，而是克服由于引入負(fù)反饋而可能出現(xiàn)自激振蕩現(xiàn)象，使放大器能夠穩(wěn)定工作。 平板電容器的公式。另一個(gè)辦法是測(cè)量復(fù)位狀態(tài)下的 IO口電平，按住復(fù)位鍵 不放，然后測(cè)量 IO口 (沒(méi)接外部上拉的 P0口除外 )的電壓，看是否是高電平，如果不是高電平，則多半是因?yàn)榫д駴](méi)有起振。與門陣列等其它 ASIC(Application Specific IC)相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)。 SSRAM的所有訪問(wèn)都在時(shí)鐘的上升 /下降沿啟動(dòng)。 負(fù)反饋的優(yōu)點(diǎn)：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動(dòng)調(diào)節(jié)作用。 (1) 基爾霍夫第一定律 第一定律又稱基爾霍夫電流定律，簡(jiǎn)記為 KCL，是電流的連續(xù)性在集總參數(shù)電路上的體現(xiàn)，其物理背景是電荷守恒公理。 (2) 試用 VHDL或 VERILOG、 ABLE描述 8位 D觸發(fā)器邏輯。異步電路具有下列優(yōu)點(diǎn)：無(wú)時(shí)鐘歪斜問(wèn)題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復(fù)用性。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。 (1) 什么是 Setup 和 Hold時(shí)間？ 答： Setup/Hold Time用于測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間 要求。如果 Hold Time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。但是需要注意有時(shí)候負(fù)載效應(yīng)可能引起電路工 作不正常，因?yàn)橛行?TTL電路需要下一級(jí)的輸入阻抗作為負(fù)載才能正常工作。ABCSumCoutCLKCoutABCDEYGNDVCCViVoGNDVCCAB0x1xzyYABCDEY 輸入高電平輸入高電平CPDQ/QCP01CLK進(jìn)位輸出 D0D1D2D3VCCGNDBLBLWL ?? 自己設(shè)計(jì)的元器件封裝要特別注意以防止板打出來(lái)后元器件無(wú)法焊接； ?? FM部分走線要盡量短而粗，電源和地線也要盡可能粗； ?? 旁路電容、晶振要盡量靠近芯片對(duì)應(yīng)管腳； ?? 注意美觀與使用方便； (3) 投板 ?? 說(shuō)明自己需要的工藝以及對(duì)制板的要求； (4) 元器件焊接 ?? 防止出現(xiàn)芯片焊錯(cuò)位置，管腳不對(duì)應(yīng)； ?? 防止出現(xiàn)虛焊、漏焊、搭焊等； (5) 模塊化調(diào)試 ?? 先調(diào)試電源模塊，然后調(diào)試控制模塊，然后再調(diào)試其它模塊 ； ?? 上電時(shí)動(dòng)作要迅速，發(fā)現(xiàn)不會(huì)出現(xiàn)短路時(shí)在徹底接通電源； ?? 調(diào)試一個(gè)模塊時(shí)適當(dāng)隔離其它模塊； ?? 各模塊的技術(shù)指標(biāo)一定要大于客戶的要求； (6) 整機(jī)調(diào)試 ?? 由于整機(jī)調(diào)試時(shí)仍然會(huì)出現(xiàn)很多問(wèn)題，而且這些問(wèn)題往往更難解決，如提高靈敏度等，這時(shí)一定不要手忙腳亂，要多向高手請(qǐng)教！ 硬件面試題之二 基爾霍夫定理的內(nèi)容是什么？ 答： (精簡(jiǎn)版 )基爾霍夫定律包括電流定律和電壓定律。 描述反饋電路的概念，列舉它們的應(yīng)用。 集成運(yùn)放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一 定的電壓放大和緩沖作用。 答： FPGA是可編程 ASIC。接下來(lái)就是檢查復(fù)位引腳電壓是否正常。在單片機(jī)的電源引腳跟地引腳之間接上一個(gè) 所改善。輸出特性通常是指在一定的基極電流控制下，三極管的集電極與發(fā)射極之間的電壓同集電極電流的關(guān)系。 答：這里僅對(duì)放大電路的頻率響應(yīng)進(jìn)行說(shuō)明。相位補(bǔ)償?shù)脑硎牵涸诰哂懈叻糯蟊稊?shù)的中間級(jí)，利用一小電容 C（幾十～幾百微微法）構(gòu)成電壓并聯(lián)負(fù)反饋電路。 共基放大電路只能放大電壓不能放大電流，輸入電阻小，電壓放大倍數(shù)和輸出電阻與共射放大電路相當(dāng)，頻率特性是三種接法中最好的電路。 第一級(jí)是以 P溝道管 T3和 T4為放大管、以 N溝道管 T5和 T6管構(gòu)成的電流源為有源負(fù)載，采用共源形式的雙端輸入、單端輸出差分放大電路。 RCT說(shuō)明信號(hào)的頻率 遠(yuǎn)遠(yuǎn)小于濾波器的中心頻率，所以對(duì)于第二個(gè)電路基本上無(wú)輸出，第一個(gè)電路的輸出波形與輸入波形基本相同。 N管的輸出要比柵壓損失一個(gè)閾值電壓。可見，由于這種電路的特殊接法，使和呈鏡像關(guān)系，故稱此電路為鏡像電流源。 實(shí)現(xiàn) ADC轉(zhuǎn)換的方法有：并聯(lián)比較型 A/D轉(zhuǎn)換，反饋比較型 A/D轉(zhuǎn)換，雙積分型 A/D轉(zhuǎn)換和 VF變換型 A/D轉(zhuǎn)換。鎖相環(huán)在工作的過(guò)程中，當(dāng)輸出信號(hào)的頻率與輸入信號(hào)的頻率相等時(shí)，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環(huán)名稱的由來(lái)。 答：假設(shè)時(shí)鐘周期為， reg的 Setup和 Hold時(shí)間分別記為 Setup和 Hold。前端設(shè)計(jì)主要負(fù)責(zé)邏輯實(shí)現(xiàn)，通常是使用 verilog/VHDL之類語(yǔ)言，進(jìn)行行為級(jí)的描述。其主要功能是為計(jì)算機(jī)提供 最底層的、最直接的硬件設(shè)置和控制。 以電平觸發(fā)為例進(jìn)行說(shuō)明， D觸發(fā)器的功能描述如下：當(dāng)時(shí)鐘信號(hào)為低電平時(shí)，觸發(fā)器不工作，處于維持狀態(tài)。給出報(bào)紙時(shí) Y=1，不給時(shí) Y=0；找回 1個(gè) 1分硬幣時(shí) Z=1，不找時(shí) Z=0。 (3) 離散時(shí)間、連續(xù)頻率 序列的傅里葉變換 這里的 是數(shù)字頻率，它和模擬角頻率 的關(guān)系為 ， T為采樣間隔。除非特別說(shuō)明，一般電路都是采用正邏輯。信號(hào)帶寬 ，最高頻率可表示為： 式中，這時(shí)，能恢復(fù)出原帶通信號(hào)的最小抽樣頻率為 將模擬信號(hào)轉(zhuǎn)為數(shù)字信號(hào)分為三個(gè)步驟：抽樣、量化和編碼。而后兩者的比較結(jié)果是，在 n較大時(shí)，歸并排序所需的時(shí)間較堆排序省，但它所需的輔助存儲(chǔ)量最多。由于一個(gè)觸發(fā)器能夠存儲(chǔ)一位二進(jìn)制碼，所以把 n個(gè)觸發(fā)器的時(shí)鐘端口