eda技術(shù)課程設(shè)計(jì)-四人搶答器設(shè)計(jì)(存儲(chǔ)版)
【正文】 。039。 else c_out=c_out+1。 when 0100= if add=39。 else d_out=d_out1。 end if。 ring,alarm:out std_logic。 states:out std_logic_vector(3 downto 0))。 a_out,b_out,c_out,d_out:buffer std_logic_vector(3 downto 0))。 end bhv。 ponent jf is port(clk,rst,en,add:in std_logic。 a,b,c,d:in std_logic。 use 。d_out=d_out。039。 end if。139。 end if。 then if a_out=0000 then a_out=0000。139。) then a_out=0101。 use 。 elsif ta=0000 and tb=0000 then warn=39。 end if。 then tb=0010。 end if。 then co=39。 begin p1:process(clk,rst,en,stop,ta) begin if rst=39。 library ieee。 else ringf=39。event and clk2=39。 end if。139。tmp=39。 then if a=39。 begin sinor=a or b or c or d。 use 。 其次，我加深對(duì)工程的認(rèn)識(shí)，知道要先干什么后干什么，分幾個(gè)模塊，以及了解各模塊之間的聯(lián)系。然后打開(kāi) GW48PK2 實(shí)驗(yàn)系統(tǒng)，執(zhí)行菜單“ toolsprogrammer”，點(diǎn)擊“ add file? ”加載下載文件：點(diǎn)擊“ hardware setup? ”選擇編程下載方式“ ByteBlasterMV”； “ Programmer”窗口中“ mode”項(xiàng)選擇“ JTAG”，然后點(diǎn)擊“ start”開(kāi)始下載，下載完成后，即可在實(shí)驗(yàn)箱上驗(yàn)證設(shè)計(jì)電路。還應(yīng)包括一個(gè)數(shù)據(jù)輸出信號(hào) Y，計(jì)數(shù)脈沖 CLK,能夠?qū)崿F(xiàn) A、 B、 C 輪流選通，并且能在數(shù)碼管上顯示出來(lái)。 １ .、 在搶答模塊中，應(yīng)該包含 四個(gè)搶答信號(hào) A,B,C,D,搶答時(shí)能信號(hào) S, 搶答狀態(tài)信號(hào)STATE, 搶答與報(bào)警時(shí)鐘 CLK2，系統(tǒng)復(fù)位信號(hào)ＲＳＴ，系統(tǒng)報(bào)警信號(hào) RING 上圖為本模塊的仿真波形。搶答開(kāi)始后， 4 個(gè)選手按動(dòng)搶答按鈕，編號(hào)立即鎖存，數(shù)碼管上立即顯示數(shù)字，同時(shí)揚(yáng)聲器給出生音提示；搶答器具有定時(shí)搶答功能，而且每次強(qiáng)大時(shí)間有限制，當(dāng)主持人按下開(kāi)始鍵時(shí)，定時(shí)器立即 倒計(jì)時(shí)，參賽選手在限定的時(shí)間里進(jìn)行搶答，若在倒計(jì)時(shí)結(jié)束后仍未有選手進(jìn)行搶答，則開(kāi)始 報(bào)警，本次搶答無(wú)效。搶答器具有數(shù)據(jù)鎖存和顯示功能。 二、 方案闡述論證 在概述中，將該電路分為了 5 個(gè)模塊，然后編寫頂層文件，在本部分中，我們將詳細(xì)敘述該方案的各個(gè)部分功能及其實(shí)現(xiàn)。 ３、數(shù)據(jù)選 擇模塊 該模塊主要實(shí)現(xiàn)搶答的數(shù)據(jù)輸入方面的功能，因此，該模塊應(yīng)該包括 3 個(gè)輸入信號(hào) A[3..0]、 B[3..0 ]、 C[3..0]。本 課程設(shè)計(jì)選擇模式 5，管腳鎖定如上圖，在鎖定后對(duì)設(shè)計(jì)文件進(jìn)行重新編譯，產(chǎn)生設(shè)計(jì)電路的下載文件（ .sof）。首先，我對(duì) VHDL 語(yǔ)言掌握的更加熟練，在編程時(shí)比以前速度更快，準(zhǔn)確度更高。 use 。 signal t:std_logic_vector(5 downto 0)。139。 then
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