基于fpga的四路搶答器(存儲版)
【正文】 END IF。五、性能測試與分析將R鍵撥到0觀察數(shù)碼管是否開始從60倒計(jì)時，然后再將R鍵撥回1，之后將使能信號EN撥至1，將cs,cg設(shè)置為想要輸入的時間，然后將R撥至0，觀察數(shù)碼管是否顯示修改過之后的時間，并從設(shè)置好的時間開始計(jì)時。在自模塊編寫完成后我又開始進(jìn)行了完整電路的設(shè)計(jì)，在電路連接完成后進(jìn)行了時序仿真，在第一次仿真完成后我發(fā)現(xiàn)電路仿真結(jié)果與預(yù)期所設(shè)想的還存在一些差距，經(jīng)檢查發(fā)現(xiàn)是計(jì)時模塊有一點(diǎn)問題，在經(jīng)過改正之后，終于仿真出理想的時序圖。在最開始的一個禮拜，我先是從網(wǎng)絡(luò)上找到了類似題目的課程設(shè)計(jì)，參考并閱讀了他人的程序，然后再在電腦上按模塊編寫成序，編寫完成后進(jìn)行了仿真。（二）時序仿真圖下圖為整個模塊的時序仿真圖，由圖中可看出，在復(fù)位信號為0后，搶答器開始工作，在有搶答信號后搶答器報(bào)警，數(shù)碼管輪流顯示計(jì)時時間及最先搶答的搶答器對應(yīng)的號碼。 ELSE SEL=SEL+1。 END SEL。 END behave。 WHEN0101=Y=1011011。 ENTITY YMMK IS PORT(SJ:IN std_logic_vector(3 DOWNTO 0)。 END XZMK。在停止信號為1后，停止計(jì)時，在停止信號為0時，計(jì)時再次開始。 END IF。 ELSE SW=SW1。 BJ=39。THEN IF EN=39。 cg,cs:IN std_logic_vector(3 DOWNTO 0)。 END PROCESS。 ELSIF D=39。139。139。 USE 。在本 次課設(shè)中主要用于對時間的個位、十位的數(shù)值進(jìn)行相應(yīng)的譯碼，使其在數(shù)碼 管上能顯示出正常數(shù)字。在搶答開始后，當(dāng)任意一路搶答器按下后，信號輸入并進(jìn)行鎖存，這時其它搶答按鍵再按下也不起作用。課程設(shè)計(jì)成果1．與設(shè)計(jì)內(nèi)容對應(yīng)的軟件程序，時序仿真圖，對應(yīng)生成的邏輯器件。3. 搶答器具有定時搶答功能，且一次搶答的時間由主持人設(shè)定（如30秒）。此次設(shè)計(jì)它以VHDL硬件描述為平臺，結(jié)合動手實(shí)踐完成。關(guān)鍵詞EDA、可編程邏輯器件、計(jì)數(shù)器、顯示器 目 錄一 概 述……………………………………………………………………………1二 方案設(shè)計(jì)與論證……………………………………………………………………1三單元電路程序設(shè)計(jì)及其功能驗(yàn)證 …………………………………………………2（一） 搶答鎖存模塊的設(shè)計(jì) ……………………………………………………2（二） 計(jì)時模塊的設(shè)計(jì)……………………………………………………………4 （三） 數(shù)據(jù)選擇模塊的設(shè)計(jì)………………………………………………………5（四） 譯碼模塊的設(shè)計(jì) …………………………………………………………6（五） 位循環(huán)模塊的設(shè)計(jì)…………………………………………………………8四 完整電路設(shè)計(jì)與分析………………………………………………………………9（一）主電路圖 ……………………………………………………………………9（二）時序仿真圖 …………………………………………………………………9（三）芯片引腳分布圖……………………………………………………………10五 性能測試與分析 …………………………………………………………………10六 實(shí)驗(yàn)設(shè)備 …………………………………………………………………………10七 心得體會 ……………………………………
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