【正文】 志字段 ) 塊內地址 W Cache塊號 b 塊內地址 w 主存塊號 B Cache塊號 b B b ??? ??? 比較 命中 MAR CAR 全相聯(lián)映射的地址變換 不命中則 訪問主存 目錄表（ Cb個字） Cache 存儲器 ? cache地址變換 —— （ 1）全相聯(lián)映射及其地址變換 ?優(yōu)缺點 (1) 優(yōu)點：塊沖突概率最低，只有當 Cache中全部裝滿后，才有可能出現塊沖突，塊分配靈活； (2) 缺點：代價較高（ CAM），相聯(lián)比較的時間較長，影響cache的速度。 ? 塊表 —— 判斷 Cache命中以及實現地址映射的表格， 由硬件實現，其字數等于 Cache的塊數。 ?主存與 Cache中塊的數目不同但塊的大小相等。 高速存儲器 ?多模塊交叉存儲器 —— 舉例 (3)畫出用存儲器芯片構成主存儲器的邏輯示意圖。 T ? 時間 W0 M0 W1 M1 W2 M2 W3 M3 W0 M0 高速存儲器 ?多模塊交叉存儲器 —— 舉例 ?用 16M字 8位的存儲芯片構成一個 64M字 16位的主存儲器。 ② 交叉方式 00 000 M0 M1 M2 M3 內存地址： 4 3 2 1 0 00 001 00 010 00 011 00 100 00 101 00 110 00 111 01 000 01 001 01 010 01 011 01 100 01 101 01 110 01 111 10 000 10 001 10 010 10 011 10 100 10 101 10 110 10 111 11 000 11 001 11 010 11 011 11 100 11 101 11 110 11 111 模塊 (分體 )號 塊內字地址 數據寄存器 MDR（ 16位） DB（ 16位） 多 模 塊 的 順 序 編 址 方 式 整個內存需地址寄存、數據寄存和讀寫控制電路一套。 ?SRAM： 8K 8位芯片 3片， 2K 8位芯片 1片。 隨機讀寫存儲器 RAM ? DRAM存儲器 —— 刷新 刷新方式： 集中式、分散式、異步式 ?異步式刷新方式是前兩種方式的結合。 ?原存 “ 1”：電荷經 T使 D線電位升高； ?原存 “ 0”： D線電位將降低。 字線 W T CD C D（位線） R 隨機讀寫存儲器 RAM ? DRAM存儲器 —— 工作原理 （ 2）寫入：字線的正驅動脈沖打開 T。 ?但它也有缺點：功耗大，集成度低。 ?位字擴展法：位擴展法和字擴展法的綜合 隨機讀寫存儲器 RAM ? SRAM存儲器 —— 存儲器與 CPU的連接 ?位擴展 ?舉例：使用 8K X 1的 RAM存儲芯片組成 8K X 4的存儲器 中央處理器 地址總線 8KX1 3 8KX1 4 8KX1 2 8KX1 1 數據總線 D3 D1 D0 D2 隨機讀寫存儲器 RAM ? SRAM存儲器 —— 基本組成 ?地址譯碼驅動系統(tǒng)： 一維 和 二維 地址譯碼方案 ?二維地址譯碼方案 ：從 CPU來的地址線分成兩部分，分別進入 X（橫向）地址譯碼器和 Y（縱向）地址譯碼器，由二者同時有效的字線交叉選中一個存儲單元。 amp。 字線 w00 隨機讀寫存儲器 RAM ? SRAM存儲器 —— 存儲元 該電路工作原理 （ 2）讀出： 若某個存儲元被選中，則該存儲元的 T5,T6,T7,T8管均導通， A， B兩點與位線 D與 D相連存儲元的信息被送到 I/O與I/O線上。然后在 I/O線上輸入 高 電位，在I/O線上輸入 低 電位，開啟T5,T6,T7,T8四個晶體管把 高、 低 電位分別加在 A， B點，使 T1管 截止 ，使 T2管 導通 ，將 “ 1”寫入存儲元。 ?為了解決對存儲器要求容量大，速度快，成本低三者之間的矛盾，目前通常采用多級存儲器體系結構，即使用高速緩沖存儲器、主存儲器和外存儲器。 存儲器概述 ?評價存儲器性能的主要指標 ?速度 (1)存取時間 （ Memory Access Time）：孤立地考察某一次 R/W 操作所需要的時間，以 TA表示。s 1M字節(jié) IC， LSI 320m181。 ② 主存由單體發(fā)展到多體交叉（并行）。又稱為訪問周期、存取周期、讀寫周期等。 ? 對于 SRAM而言，電路為觸發(fā)器結構。 隨機讀寫存儲器 RAM ? SRAM存儲器 —— 存儲元 該電路工作原理 （ 1） 寫入 “ 0” ： 隨機讀寫存儲器 RAM ? SRAM存儲器 —— 基本組成 ? 一個 SRAM存儲器由存儲體、讀寫電路、地址譯碼電路和控制電路等組成。 amp。 ?因此，存儲器同 CPU連接時，要完成地址線的連接、數據線的連接和控制線的連接。 隨機讀寫存儲器 RAM ? DRAM存儲器 —— 電路組成 ?一只 MOS晶體管 T和一個電容 C。 ?原存 “ 1”：電荷經 T使 D線電位升高； ?原存 “ 0”： D線電位將降低。 刷新周期： 對整個 DRAM必須在一定的時間間隔內完成一次全部單元內容的刷新，否則會出現信息錯誤。 ?主存地址空間分配如下： ?0— 8191為系統(tǒng)程序區(qū)， 由 只讀存儲芯片 組成； ?8192— 32767為用戶程序區(qū)； ?最后 (最大地址 )2K地址空間 為系統(tǒng)程序工作區(qū)。 D7 … D0 SRAM 8K 8 A0…… A12 CS R/W D7 … D0 SRAM 8K 8 A0…… A12 CS R/W D7 … D0 EPROM 8K 8 A0…… A12 CS D7 … D0 SRAM 8K 8 A0…… A12 CS R/WD7 … D0 SRAM 2K 8 A0…… A10 CS R/W 中央處理器 D0 D7 … R/W A12*A11 Y7 Y3 Y2 Y1 Y0 ?完整列出二進制表示的地址空間分配情況 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 ┇ ┇ 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 ┇ ┇ 0 0 1 1 1 1 1 1 1