eda基于vhdl的24進(jìn)制計(jì)數(shù)器課程設(shè)計(jì)(存儲版)
【正文】 理圖方法以及 Verilog HDL 語言進(jìn)行編程兩種方法實(shí)現(xiàn) 24 進(jìn)制計(jì)數(shù)器。 input [3:0]D。 else if(!LOAD) Q = D。 output [6:0]DOUT。 3:DOUT = 739。 7:DOUT = 739。 output RRCO。b0000,VCC = 1,GND = 0。 and u6(LOAD,LOADL,LOADH)。 七 、 調(diào) 試過程 及處理結(jié)果 調(diào)試過程中，發(fā)現(xiàn)采用原理圖法輸出結(jié)果并不是 24 進(jìn)制的計(jì)數(shù)器輸出的波形，經(jīng)過檢查是由于芯片引腳接反了，改正引腳揭發(fā)后輸出結(jié)果完全正確。 了，保存工程文件。 nand u4(LOADH,Q2[1],Q1[0],Q1[1])。 assign D1 = 439。 endcase end endmodule module COUNT24(QL,QH,CLK,RRCO)。 6:DOUT = 739。 2:DOUT = 739。 endmodule module XS7D(DIN,DOUT)。 always (posedge CLK or negedge CLR) begin if
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