基于fpga的八位十進制數(shù)字頻率計的設(shè)計與仿真-課程設(shè)計任務書(存儲版)
【正文】 d[19:16]。d7:disp_dat=d[3:0]。d2:dig_r=839。 339。b11111110。 339。 339。 339。b11110111。d7:dig_r=839。d2:disp_dat=d[23:20]。d6:disp_dat=d[7:4]。b10111111。d4:dig_r=839。 339。d2:disp_dat=d[23:20]。d6:disp_dat=d[7:4]。b10111111。d4:dig_r=839。 339。hf9。h4:seg_r=839。 //顯示 6 439。h90。hc:seg_r=839。 //顯示 e 439。he:seg_r=839。h83。 //顯示 8 439。h6:seg_r=839。hb0。 //顯示 0 439。d6:dig_r=839。b11101111。 339。d5:disp_dat=d[11:8]。d1:disp_dat=d[27:24]。d6:dig_r=839。b11101111。 339。d5:disp_dat=d[11:8]。d1:disp_dat=d[27:24]。b11111101。 339。d1:dig_r=839。 339。 339。 339。d4:dig_r=839。b11111111。d6:disp_dat=d[7:4]。d2:disp_dat=d[23:20]。d7:dig_r=839。b11110111。 339。 339。 339。b11111110。 339。d2:dig_r=839。d7:disp_dat=d[3:0]。d3:disp_dat=d[19:16]。 endcase end if(d100amp。d5:dig_r=839。b11111111。 endcase case(count) 339。 339。d100) begin case(count) 339。b11111111。 //選擇第三個數(shù)碼管顯示 339。d0:dig_r=839。d4:disp_dat=d[15:12]。d0:disp_dat=d[31:28]。 //定義數(shù)碼管輸出寄存器 reg [7:0] dig_r。 else counter = counter + 139。 assign cout = cin amp。 endmodule module t10(clock,rst,cin,cout,dout)。 t10 u2(.clock(clock0),.rst(rst),.cin(cout1),.cout(cout2),.dout(pre_freq[7:4]))。d50000000)。 //1Hz 閘門信號 wire clk_scan。 //系統(tǒng)時鐘 input clock0。此外，還要在今后的課本理論知 識學習過程中要一步一個腳印的扎實學習，靈活的掌握和運用專業(yè)理論知識這樣才能在以后 出去工作的實踐過程中有所成果。 （ 2）硬件調(diào)試 在軟件調(diào)試調(diào)試成功的情況下，接下來我們要進行硬件調(diào)試，步驟如下： 1) 運行 Quartus II 軟件，打開工程。然后點擊 next，點擊 Add All 再點擊 next，器件選擇EP2C35F672C8，再 點擊 next，確定。雙擊桌面 Quartus 或者開始菜單 \altera\ Quartus 進入程序主窗口。 對于 八位十進制數(shù)字頻率計 的設(shè)計 ,本方案采用的是現(xiàn)場可編程邏輯器件來實現(xiàn) , 它的優(yōu)點是所有電路集成在一塊芯片上，此方案所需的外圍電路簡單 ,這樣它的體積就減少了，同時 還提高了系統(tǒng)的穩(wěn)定度，還可以用軟件 QuartusⅡ軟件進行仿真和調(diào)試等，可以充分利用 verilog HDL 硬件描述語言方便的編程，提高開發(fā)效率，縮短研發(fā)周期，降低研發(fā)成本；而且易于進行功能的擴展，實現(xiàn)方法靈活，調(diào)試方便，修改容易。 三、基本要求 1. 查閱相關(guān)原始資料，書寫文獻綜述，英文資料翻譯。 4. 采用 MagicSOPC 實驗開發(fā)平臺，以 FPGA 為核心器件，主控芯片為EP2C35F672C8 器件并下載到試驗箱中進行驗證，最終實現(xiàn)所需的八位十進制數(shù)字頻率計，并在數(shù)碼管上顯示。測周期法需要有標準信號頻率 fs,在待測信號的一個周期 Tx內(nèi) ,記錄標準頻率的周期數(shù)，則測得的頻率為 fx=fs/Ns。輸入程序代碼。編譯過程中提示首先提示Decode_8S 缺失，仔細檢查后發(fā)現(xiàn)沒有創(chuàng)建 Decode_8S 源程序文件。 4) 將生成的 .sof 文件寫入 FPGA 試驗箱中。在設(shè)計的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會遇到過各種各樣的問題，同時在設(shè)計的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學過的知識理解得不夠深刻，掌握得不夠牢固。 //數(shù)碼管段輸出引腳 reg [25:0] counter。 //動態(tài)掃描時鐘 //時鐘分頻進程：分出 1Hz 基準信號 always (posedge clock) begin if (divide_clk) counter = 2639。b1。 t10 u5(.clock(clo
研究報告相關(guān)推薦
鄂ICP備17016276號-1