【正文】 W_D=1 時(shí)，測(cè)試的是信號(hào)高電平的脈寬；當(dāng) W_D=0時(shí)，測(cè)試的是信號(hào)高電平的脈寬；具體 工作步驟如下 [8]： (1) 在 CLR 端加以正脈沖信號(hào)以完成測(cè)試電路狀態(tài)的初始化。在被測(cè)信號(hào)的下一個(gè)脈沖的上升沿到來時(shí)，兩個(gè)計(jì)數(shù)器停止工作。首先給出閘門開啟信號(hào) (預(yù)置 門限 上升沿 ) ,此時(shí)計(jì)數(shù)器并不開始計(jì)數(shù) , 而是等到被測(cè)信號(hào)的上升沿到來時(shí) , 計(jì)數(shù)器才真正開始計(jì)數(shù)。 ? 50M的晶振 漳州師范學(xué)院畢業(yè)論文 5 ? JTAG配置：將 ByteBlasterⅡ 或 USB Blaster 下載電纜連接 到 JTAG接口 ，通過QuartusⅡ 軟件就能直接對(duì) FPGA進(jìn)行配置。 5. DEBOUNCING 模塊 用于按鍵去抖。 綜上所述，采用方案四 。另外在 FPGA 上采用 VHDL 或者 VERILOG等硬件描述語言編寫各種邏輯器件的驅(qū)動(dòng)，從而完成各種測(cè)試功能。 5 利用液晶顯示測(cè)量結(jié)果。 NiosⅡ嵌入式處理器是 Altera公司于 2021年 6月推出的第 2代用于可編程邏輯器件的可配置的軟核處理器，性能超過 200DMIPS。 NiosⅡ 。漳州師范學(xué)院 畢業(yè)論文（設(shè)計(jì)） 基于 FPGA 實(shí)現(xiàn)等精度數(shù)字頻率計(jì)設(shè)計(jì) Cymometer of Equal Precision Based On FPGA 2021 年 1 月 15 日 漳州師范學(xué)院畢業(yè)論文 I 摘要 本文基于 FPGA 的等精度測(cè)頻原理，給出了通過 FPGA 來設(shè)計(jì)等精度頻率計(jì)的具體方法。 FPGA。 設(shè)計(jì)人員 只需要完成對(duì)系統(tǒng)功能的描述，就可以由計(jì)算機(jī)軟件進(jìn)行處理，得到設(shè)計(jì)結(jié)果，而且修改設(shè)計(jì)如同修改軟件一樣方便，可以極大地提高設(shè)計(jì)效率 [2]。 4 對(duì)于占空比測(cè)試功能，測(cè)試精度為 1%～ 99%。 方案 四 ：在方案二的基礎(chǔ)上稍加改進(jìn)， 通過在 FPGA 上嵌入 NiosⅡ系統(tǒng) ，在 IDE 環(huán)境下采用 C 或者 C++對(duì)各種邏輯器件進(jìn)行控制。由于要進(jìn)行乘除運(yùn)算，采用 VHDL 語言設(shè)計(jì)時(shí)，使用 FPGA 的資源較大，相比 之下，嵌入一個(gè) NiosⅡ系統(tǒng) 可以節(jié)約資源 ， 另外 靈活性 也比較好 ， 信號(hào)的處理也比較簡單。 4. LCD_EN 模塊用于產(chǎn)生 LCD 的使能信號(hào) EN。 ? IS61LV25616： 256K 16bit,高速異步的 CMOS靜態(tài) RAM。 由圖 3 可看出 ,在測(cè)量過程中 ,有 2 個(gè)計(jì)數(shù)器分別對(duì)標(biāo)準(zhǔn)信號(hào)和被測(cè)信號(hào)同時(shí)計(jì)數(shù)。 (3) 預(yù)置門定時(shí)結(jié)束信號(hào) START 端置為低電平（由 NIOSⅡ微處理器 來完成）。當(dāng) QH=1, 測(cè)試模 塊進(jìn)行脈寬或占空比測(cè)量 。這是因?yàn)槊}寬測(cè)試模塊 (見圖 6)中 只有等到第二個(gè)測(cè)試信號(hào)的上升沿到來時(shí)， PUL 端口才有輸 出值，這樣才能打開后面的 計(jì)數(shù)器?？梢钥闯鲋挥挟?dāng)片選和圖 8 液晶驅(qū)動(dòng)電路 8 K 91 0 01 0 01 K 21 23 45 67 89 1011 1213 1415 1617 1819 20L C D _ 1 2 8 6 41 0 KV C C _ 5V C C _ 5V C C _ 5A1D0D2D4D6D1D3D5D7A0L C D _ E N圖 7 脈寬 /占空比 測(cè)試仿真圖 漳州師范學(xué)院畢業(yè)論文 10 讀（或?qū)懀┑碗娖接行r(shí)才產(chǎn)生高電平有效的 LCD_EN，滿足控制要求。 主要的庫函數(shù)說明 系統(tǒng)中用到的主要的 NIOSⅡ 庫函數(shù) 如下所示： 1. I/O 操作 IORD_ALTERA_AVALON_PIO_DATA(base)：讀取 I/O口的值 。主程序中主要是檢測(cè)按鍵，根據(jù)鍵值 Test_Mode 來選擇系統(tǒng)的工作狀態(tài)。相對(duì)誤差值的計(jì)算公式如下： REL= %100??OS CDE SOS C ………… (13) 表 4 頻率 、周期 測(cè)試數(shù)據(jù)記錄 表 儀器 測(cè)試 信號(hào)發(fā)生器 OSC 示波器測(cè)試 IDE 液晶 顯示 DES 相對(duì)誤差 (%) REL 頻率（ MHz） 0 周期 （ ns） 0 頻率（ MHz） 0 周期 （ ns） 頻率（ MHz） 0 周期 （ ns） 0 漳州師范學(xué)院畢業(yè)論文 16 頻率（ MHz） 0 周期 （ ns） 0 頻率（ MHz） 周期 （ ns） 頻率（ MHz） 周期 （ ns） 頻率（ MHz） 周期 （ ns） 頻率（ MHz） 周期 （ ns） 頻率（ MHz） 周期 （ ns） 頻率（ MHz） 與 總結(jié)： 當(dāng)被測(cè)信號(hào)頻率在 0~1kHz 時(shí)，精確到小數(shù)點(diǎn)后兩位；當(dāng)被測(cè)信號(hào)頻率在 1kHz~1MHz范圍內(nèi)時(shí)，精確度為小數(shù)點(diǎn)后三 位；當(dāng)被測(cè)信號(hào)頻率在 1MHz~100MHz 范圍內(nèi)時(shí)，精確度為小數(shù)點(diǎn)后四位。 相對(duì)誤差最大為 %，測(cè)試精度略超出 μ s。 漳州師范學(xué)院畢業(yè)論文 18 6 結(jié)束語 本次 設(shè)計(jì)的等精度數(shù)字頻率計(jì)不僅能夠很好地對(duì)被測(cè)信號(hào)的 頻率 進(jìn)行測(cè)量 ，并且 實(shí)現(xiàn)了 周期、脈寬、 占空比測(cè)量 等功能，測(cè)量結(jié)果通過液晶很直 觀地顯示。 漳州師范學(xué)院畢業(yè)論文 19 致謝 在本次畢業(yè)設(shè)計(jì)的過程中，王靈芝老師在 論文的選題、開題、設(shè)計(jì)構(gòu)思到最后定稿的各個(gè)環(huán)節(jié) 上都 給予了悉心的指引與教導(dǎo)，使我對(duì) FPGA、 SOPC的設(shè)計(jì)、開發(fā)軟件的應(yīng)用有了深刻的認(rèn)識(shí)。 //待測(cè)周期 float Twx。 //頻率測(cè)量或者占空比測(cè)量或者暫停標(biāo)志 alt_u8 gata_time。 alt_u8 l。 alt_u8 aa。 char f。//剛上電時(shí)的顯示 void key_Scan()。 *edge_capture_ptr=IORD_ALTERA_AVALON_PIO_EDGE_CAP(button_BASE)。 //初始化 count_end 為輸入 IOWR_ALTERA_AVALON_PIO_IRQ_MASK(count_end_BASE,0x1)。 if(Operation==1) { switch(Test_Mode) { case 1: Freq_Test()。 } } } } /********************************* * 初始化設(shè)置 * *******************************/ void Init() //初始化設(shè)置 { number1=0。 IOWR_ALTERA_AVALON_PIO_DATA(CLR_BASE,0x1)。 byte1=0。 case 3: Width_Test()。 Init()。 IOWR_ALTERA_AVALON_PIO_IRQ_MASK(button_BASE,0xf)。 void judge()。//頻率測(cè)量 void Time_Test()。 //顯示數(shù)據(jù)緩沖區(qū) char b。 alt_u8 byte4。 alt_u8 number4=0。 //待測(cè)頻率計(jì)數(shù)器 TZQ 中的計(jì)數(shù)值 alt_u32 N1。 最后，感謝我的家人，他們一直默默的支持和鼓勵(lì)著我。 ⑶ 對(duì)于脈寬測(cè) 試功能，被 測(cè)范圍為 176ns~980ms。 表 6 占空比測(cè)試數(shù)據(jù)記錄 表 高電平（ us） 低電平（ us） 占空比（ %） 顯示的占空比（ %） 誤差（ %） 900 160 85 640 360 65 400 620 40 240 820 24 160 980 14 0 500 500 50 0 數(shù)據(jù)分析與總結(jié)： 由表 6 可知， 由示波器測(cè)出該儀器輸出的矩形波的占空比的范圍為 14%~85%，本設(shè)計(jì)均能 較 準(zhǔn)確地測(cè)出占空比。 綜上所述 ： 頻率 /周期測(cè)試的測(cè)量范圍為 1Hz~90MHz，且精度達(dá)到設(shè) 計(jì)要求。本系統(tǒng)中，劃分了三個(gè)頻率段，每個(gè)頻率段的門控信號(hào)的時(shí)間不同： Fx1KHz 時(shí)，門控信號(hào)，即閘門時(shí)間為 2s， 1KHz≤ Fx1MHz 時(shí)，閘門時(shí)間為 ， Fx≥ 1MHz 時(shí)，閘門時(shí)間為 1s。 IOWR_ALTERA_AVALON_PIO_IRQ_EDGE_CAP(base, data):寫邊沿捕獲寄存器。 圖 10 lcd_delay模塊的邏輯圖 V C CLC D _n C S I N P U TV C CC LK I N P U TV C CAD D R [ 2. . 0] I N P U TA[ 1. . 0]O U T P U TA[ 2]O U T P U TW ID T H 2P a r a m e t e r V a l u e01d a t a b [ ]s e ld a t a a [ ]r e s u l t [ ]B U S M U Xins t 16c l o c k _ i ni n _ no u t _ nd e l a y _ b l o c kins t 17c l o c k _ i ni n _ no u t _ nd e l a y _ b l o c kin s t 18c l o c k _ i ni n _ no u t _ nd e l a y _ b l o c kin s t 19LC D _n C SB[ 1. . 0]A[ 1. . 0]B[ 1]B[ 0]AD D R [ 0]AD D R [ 1]AD D R [ 1. . 0]AD D R [ 2. . 0]AD D R [ 2]V C CnOE I N P U TV C CL C D _ n C S I N P U TV C Cn W E I N P U TL C D _ E NO U T P U TO R 2ins t 29N A N D 2in s t 3 1O R 2ins t 30nW EnOE圖 9 LCD_EN模塊的邏輯圖 漳州師范學(xué)院畢業(yè)論文 11 4 NIOSⅡ 系統(tǒng)的設(shè)計(jì) NIOSⅡ 系統(tǒng) 的分析 根據(jù)系統(tǒng)要實(shí)現(xiàn)的功能和開發(fā)板配置，系統(tǒng)需要使用的外圍器件包括： ? LCD 液晶顯示 ：顯示 待測(cè)信號(hào)的 頻率、 周期、脈寬、 占空比等信息 ； ? 按鍵 （四個(gè)） ： 用于測(cè)試模塊功能的選擇 ； ? Flash 存儲(chǔ)器：存儲(chǔ)硬件和程序 ； ? SRAM 存儲(chǔ)器：程序運(yùn)行時(shí)將其導(dǎo)入 SRAM。 LCM128645ZK液晶引腳說明 見附錄 2。 仿真 脈寬 /占空比 測(cè)試仿真圖如圖 7 所示。 測(cè)試信號(hào) TCLK 的頻率值設(shè)置為 10MHz， 即fx=10MHz； 標(biāo)準(zhǔn)信號(hào) BCLK 的頻率值設(shè)置為 100MHz， 即 fs=100MHz。 等精度 測(cè)周期 法原理 為提高周期測(cè)量的精度，采用等精度周期測(cè)量法。 等精度測(cè)頻方法是在直接測(cè)頻方法的基礎(chǔ)上發(fā)展起來的。 3 模塊電路的設(shè)計(jì) CycloneⅡ SOPC Board 簡介 本課題所用的開發(fā)板為 CycloneⅡ SOPC Board， 開發(fā)板的實(shí)物圖見附錄 1。 各模塊的說明如下： 1. f_d_test 為測(cè)試模塊，即測(cè)試輸 入信號(hào)的頻率、周期、脈寬、占空比，通過四個(gè)輸入信號(hào) （ CLR、 START、 W_D、 QH）來控制該模塊的工作。 方案 三 中， 采用 VDHL 編程設(shè)計(jì)實(shí)現(xiàn)的數(shù)字頻率計(jì) , 整個(gè)設(shè)計(jì)過程變得十分透明、快捷和方便 , 特別是對(duì)于各層次電路系統(tǒng)的工作時(shí)序的了解和把握顯得尤為準(zhǔn)確 , 而且具有靈活的現(xiàn)場可更改性。 方案二： 將 ARM 和 FPGA 結(jié)合起來實(shí)現(xiàn) 。 本次的畢業(yè)設(shè)計(jì) 將 通過 等精度數(shù)字頻率計(jì) 的設(shè)計(jì)，對(duì) FPGA 技術(shù)、 SOPC 的開發(fā)流程 、Quartus II 開發(fā)軟件有了一個(gè)比較全面、直觀的 介紹 。 常用的直接測(cè)頻方法對(duì)被測(cè)信號(hào)的計(jì)數(shù) 都會(huì) 產(chǎn)生177。 關(guān)鍵詞： 等精度頻率計(jì)； FPGA； NiosⅡ ； Abstract The principle of cymometer of equal precision based on FPGA is introduced in this