【正文】 clk=~clk。 parameter size=1024, bytesize=8。 5 sb=1 5 sa=1。 3）延遲時(shí)間用來(lái)給賦值語(yǔ)句提供執(zhí)行時(shí)序。 格式： 連線(xiàn)型變量類(lèi)型 [連線(xiàn)型變量位寬 ] 連線(xiàn)型變量名 assign （延時(shí)量） 連線(xiàn)型變量名 =賦值表達(dá)式 可選項(xiàng) 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 125 ―延時(shí)量” 的基本格式： （ delay1， delay2， delay3） delay1——上升延時(shí)； delay2——下降延時(shí)； delay3——轉(zhuǎn)移到高阻態(tài)延時(shí)。 endmodule 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 127 1）標(biāo)量連線(xiàn)型 wire a,b。 5）上面幾種類(lèi)型的任意拼接運(yùn)算 wire a, c。 6）如果持續(xù)賦值語(yǔ)句帶有延時(shí)，則在仿真時(shí)只 要右端賦值表達(dá)式中的任一信號(hào)發(fā)生變化， 都將立即對(duì)賦值表達(dá)式進(jìn)行重新計(jì)算，然后 進(jìn)入延時(shí)等待狀態(tài)，待指定延時(shí)過(guò)去后再進(jìn) 行賦值。 endmodule 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 132 2. 過(guò)程賦值語(yǔ)句 過(guò)程賦值是在 always和 initial語(yǔ)句內(nèi)的賦值，它只能對(duì)寄存器數(shù)據(jù)類(lèi)型的變量賦值 。 c=b。 c=b。 。 reg c,b。 reg c,b。 output co。 4）若一個(gè)連線(xiàn)型變量沒(méi)有得到任何連續(xù)驅(qū)動(dòng)， 則它的取值將為不定態(tài)“ x‖。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 128 4）向量連線(xiàn)型變量中的某幾位 wire [7:0] a,b。 assign (， ， ) z=xamp。//2*5*10＋ 50ns延遲 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 123 (3*cycle) wave=1 ； (4*cycle) wave=0 ； (5*cycle) wave=1 ； (6*cycle) $finish ； join initial $monitor($time, ―wave=%b‖, wave)。 endmodule 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 120 2. 并行塊 (forkjoin) 格式： fork： 塊名 塊內(nèi)局部變量說(shuō)明； 時(shí)間控制 1 行為語(yǔ)句 1； …… 時(shí)間控制 n 行為語(yǔ)句 n； join 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 121 說(shuō)明： 1） 塊內(nèi)語(yǔ)句是同時(shí)執(zhí)行 的，即程序流程控制 一進(jìn)入到該并行塊，塊內(nèi)語(yǔ)句則開(kāi)始同時(shí) 并行執(zhí)行。 initial begin sa=0。 inout areg。 6） always過(guò)程塊和 initial過(guò)程塊都不能嵌套使用。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 105 module D_FF(Q， D， CLK)。bx ； endcase endmodule 敏感信號(hào)分類(lèi) 邊沿敏感型 電平敏感型 wait語(yǔ)句 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 99 2） posedge 與 negedge 關(guān)鍵字 例 1：同步置數(shù)、同步清零的計(jì)數(shù)器 module count(out， data， load， reset， clk)； output[7:0] out； input [7:0] data ； input load ， clk ， reset； reg [7:0] out； always (posedge clk) //clk上升沿觸發(fā) begin 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 100 if (!reset) out=839。amp。 assign Dbus [7:4] = {Dbus [0], Dbus [1], Dbus[2], Dbus[3]}。 input [7:0] a,b。 initial bigin start=1。 對(duì)操作數(shù)的相應(yīng)位進(jìn)行與、或、非運(yùn)算，操作數(shù)是幾位數(shù)，則運(yùn)算結(jié)果是幾位。 module relation (a， b， out1， out2， out3， out4) input [2:0] a ， b； output out1 ， out2， out3， out4 ； reg out1， out2， out3， out4 ； always (a or b) begin out1=ab ； out2=a=b ； out3=ab ； if (a=b) out4=1 else out4=0 end endmodule 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 78 說(shuō)明： 1）在進(jìn)行關(guān)系運(yùn)算時(shí)，若聲明的關(guān)系為“假”， 則返回值是“ 0‖；若聲明的關(guān)系為“真”，則返 回值是“ 1‖； 2）若某個(gè)操作數(shù)的值不定，則關(guān)系是模糊的， 返回值是不定值。B= 539。amp。 b （ ab） ||（ bc） ， a || b 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 72 2） ！是單目運(yùn)算符，只要求一個(gè)操作數(shù)。amp。 . . . Bar = 639。h2； 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 64 四 . 運(yùn)算符 Verilog語(yǔ)言參考了 C語(yǔ)言中大多數(shù)運(yùn)算 符的語(yǔ)義和句法。 // 賦值正確 reg BOg[5:1]。 reg [WORD_SIZE:1] RamPar [ ADDR_SIZE 1 : 0]， DataReg； RamPar——存儲(chǔ)器，是 16個(gè) 8位寄存器數(shù)組； DataReg——8位寄存器。 [m1:0]：定義了該存儲(chǔ)器中有多少個(gè)這樣的單元。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 54 例： parameter e=2， f=9； //定義兩個(gè)常數(shù)參數(shù) parameter r=； //定義 r為一個(gè)實(shí)型參數(shù) parameter a_delay=（ r+f） /2； //用常數(shù)表達(dá)式賦值 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 55 三 . 寄存器和存儲(chǔ)器 用 reg類(lèi)型變量可構(gòu)成寄存器和存儲(chǔ)器 1. 寄存器 reg [7:0] mybyte。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 51 reg ——常用的寄存器型變量 reg型數(shù)據(jù)的格式： reg [n1:0] 數(shù)據(jù)名 1，數(shù)據(jù)名 2， … 數(shù)據(jù)名 n； 例 1. reg a, b。 wire[3:0] in。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 47 例 1. 定義數(shù)據(jù)總線(xiàn)寬 8位，地址總線(xiàn)寬 20位。這 兩種變量都用于連接器件單元，它們具有相同 的語(yǔ)法格式和功能。 1. 連線(xiàn)型（ Net Type） type 相當(dāng)于硬件電路中的各種物理連 線(xiàn)。 end 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 40 轉(zhuǎn)意符： 特殊字符表示 意義 \n 換行符 \t Tab鍵 \\ 符號(hào) \ \* 符號(hào) * \ddd 3位八進(jìn)制表示的ASCII值 %% 符號(hào) % 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 41 4. 標(biāo)識(shí)符 Verilog HDL中的標(biāo)識(shí)符可以是任意一 組字母、數(shù)字以及符號(hào)“ $‖和“ _ ‖（下劃線(xiàn)） 的組合，但是標(biāo)識(shí)符的第一個(gè)字符必須是字 母或下劃線(xiàn)。b1001_0011 //與 339。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 34 如果沒(méi)有定義一個(gè)整數(shù)型的長(zhǎng)度，數(shù)的 長(zhǎng)度為相應(yīng)值中定義的位數(shù)。h 2 A //位寬與字符間允許有空格 8?D5 //8位二進(jìn)制數(shù)， 5的補(bǔ)碼 X可以用來(lái)定義十六進(jìn)制數(shù)的 4位二進(jìn)制狀，八進(jìn)制數(shù)的 3位，二進(jìn)制數(shù)的 1位?！? 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 29 3. 數(shù)字與字符串 Verilog HDL有下面 4種基本邏輯狀態(tài)： 0——低電平、邏輯 0或“假” 1——高電平、邏輯 1或“真” X——未知狀態(tài) Z——高阻態(tài) X、 Z不分大小寫(xiě) 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 30 1）整數(shù) 有 4種進(jìn)制表示形式： 二進(jìn)制整數(shù)（ b或 B） 十進(jìn)制整數(shù)（ d或 D） 十六進(jìn)制整數(shù)（ h或 H） 八進(jìn)制整數(shù)（ o或 O） 常數(shù)按照其數(shù)值類(lèi)型可以劃分為整數(shù)和實(shí)數(shù)兩種 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 31 數(shù)字表達(dá)方式有以下 3種： 對(duì)應(yīng)的二進(jìn)制數(shù)的位寬 39。b001。 3 Verilog HDL語(yǔ)言要素 內(nèi)容簡(jiǎn)介 ?詞法 ?數(shù)據(jù)類(lèi)型 ?寄存器和存儲(chǔ)器 ?運(yùn)算符 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 26 一 . 詞法 1. 空白符（間隔符） 包括：空格 (\b)、 tab(\t)(制表符 )、換行符 (\n)及換頁(yè)符。 full_add f0 (a[0],b[0],cin,sum[0],cin1)。 output sum,cout。 1）用“ assign‖持續(xù)賦值語(yǔ)句定義 例： assign a = b amp。 按位與 amp。 2. 采用通用邏輯元器件 通常采用 74系列和 CMOS4000系列的產(chǎn)品進(jìn)行設(shè)計(jì) ； ； 只有在部分或全部硬件電路連接完畢 ， 才可以進(jìn)行電路調(diào)試 ， 一旦考慮不周到 ， 系統(tǒng)設(shè)計(jì)存在較大缺陷 ，則要重新設(shè)計(jì) ， 使設(shè)計(jì)周期延長(zhǎng) 。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 4 二 .為什么要用 HDL？ 電路設(shè)計(jì)的規(guī)模越來(lái)越大，復(fù)雜度越來(lái)越高。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 3 功能： 1）編寫(xiě)設(shè)計(jì)文件； 2）建立電子系統(tǒng)行為級(jí)的仿真模型； 3）自動(dòng)綜合以生成符合要求且在電路結(jié)構(gòu)上可以實(shí)現(xiàn)的數(shù)字邏輯網(wǎng)表（ Netlist）； 4）寫(xiě)入到 CPLD和 FPGA器件中。 ?1 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 6 ?傳統(tǒng)的電路系統(tǒng)設(shè)計(jì)方法的步驟 : 從狀態(tài)圖的簡(jiǎn)化 ， 寫(xiě)出最 簡(jiǎn)邏輯表達(dá)式 。 amp。 wire——連線(xiàn)型 wire A， B， C， D； //定義信號(hào) A~D為 wire型 reg——寄存器型 reg [3:0] out； //定義信號(hào) out的數(shù)據(jù)類(lèi)型為 4位 reg型 缺省數(shù)據(jù)類(lèi)型為 wire型 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 18 4. 邏輯功能定義 模塊中最核心部分，有三種方法可在模塊中 產(chǎn)生邏輯。 input a,b,cin。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 22 wire cin1,cin2,cin3。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 25 167。 end 也可以加入空白符采用多行編寫(xiě)： initial begin ina=339。 input b。hz //4位十六進(jìn)制數(shù) z 839。B1？表示 2位的二進(jìn)制數(shù)其中的一位是高 阻狀態(tài)。bx0x1 左邊添 x占位 ,xxxxxxx0x1 計(jì)算機(jī)系統(tǒng)綜合課程