【正文】 佳逼近法的設(shè)計(jì)，在于找到濾波器的系數(shù)向量 )(nh ，使得在 通帶 ],0[ pw 和阻帶 ],[ ?sw 頻帶內(nèi)的最大絕對(duì)值幅度誤差 )(we 為最小。窗函數(shù)設(shè)計(jì)法在階數(shù)較低時(shí)，阻帶特性基本滿足設(shè)計(jì)要求，當(dāng)濾波器階數(shù)較高時(shí)，使用漢寧窗、海明窗、布萊克曼窗和凱澤窗即可以達(dá)到阻帶衰耗要求。 （ 3）提高可靠性 減少芯片和印刷板數(shù)目，不僅能縮小系統(tǒng)規(guī)模，而且它還極大的提高了系統(tǒng)的可靠性。同時(shí)，使用 FPGA 器件后實(shí)現(xiàn)系統(tǒng)所需要的電路級(jí)數(shù)又少，因而整個(gè)系統(tǒng)的工作速度會(huì)得到提高。無符號(hào) DA 系統(tǒng)假設(shè)變量 ][nx 的表示方式如下： ????10 ][2][Bb bb nxnx ， ]1,0[?bx （ 216） 其中 ][nxb 表示 []xn 的第 b 位，而 []xn 也就是 x 的第 n 次采樣，而內(nèi)積 y 可以表示方式為： ? ??????1010 ][2][NnBb bb kxncy （ 217） 重新分配求和的順序（也就是“分布式算法名稱的由來”）其結(jié)果如下： 1 2 01 2 01 2 01 2 01 2 01 2 011 1 12[ 0]( [ 0] 2 [ 0] 2 [ 0] 2 )[ 1 ] ( [ 1 ] 2 [ 1 ] 2 [ 1 ] 2 )[ 1 ] ( [ 1 ] 2 [ 1 ] 2 [ 1 ] 2 )( [ 0] [ 0] [ 1 ] [ 1 ] [ 1 ] [ 1 ] ) 2( [ 0] [ 0] [ 1 ]BBBBBBBBBBBBBB B BBy c x x xc x x xc N x N x N x Nc x c x c N x Nc x c = + + + + + + + = + + + + 22200 0 0[ 1 ] [ 1 ] [ 1 ] ) 2( [ 0] [ 0] [ 1 ] [ 1 ] [ 1 ] [ 1 ] ) 2BBBx c N x Nc x c x c N x N+ + + + （ 218） 或者可以寫成更為簡(jiǎn)潔的如下形式： )][],[(2][][210101010? ? ? ???????????BbNnNbNN bbbb nxncfnxncy （ 219） 函數(shù) ])[],[( nxncf b 的實(shí)現(xiàn)需要特別注意。例如變 3 的編碼是 102 3104101 ?????? 。圖 31給出了 QUARTUS II軟件的交互界面。 FPGA 使用了可編程的查找表 (Look Up Table,LUT)結(jié)構(gòu) ,其中 LUT 是可編程的最小的邏輯構(gòu)成單元 【 17】 。 CYLONEII 系列 FPGA 器件的 內(nèi)部資源是按行、列的方式呈二維分布，如圖 34所示。 M4k 存儲(chǔ)器塊包括輸入 /輸出寄存器，輸入寄存器用于同步輸入信號(hào)，輸出寄存器在設(shè)計(jì)中增加一級(jí)流水線，使用輸入 /輸出寄存器可以改善電路的性能。 VHDL 的英文全名是 Very High Speed Integrated Circuit Hardware Description Language，誕生于 1982 年。 VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)設(shè)計(jì)實(shí)體分成外部和內(nèi)部，外部是可視的，是端口，內(nèi)部是不可視的，是內(nèi)部功能和算法的完成部分。 (3)VHDL具有行為描述能力和程序結(jié)構(gòu)，能支持大規(guī)模設(shè)計(jì)的模塊分解和已有設(shè)計(jì)模塊的再利用功能。 (6)VHDL具有類屬描述語句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì)項(xiàng)目，在不改變?cè)闯绦虻臈l件下，只需改變類屬參數(shù)或函數(shù)，就能輕易改變?cè)O(shè)計(jì)項(xiàng)目的規(guī)模和結(jié)構(gòu)。整個(gè)設(shè)計(jì)的層次結(jié)構(gòu)如圖 44所示： 圖 44 FIR濾波器的結(jié)構(gòu)框圖 各模塊實(shí)現(xiàn)的功能： (1) 控制模塊 控制模塊產(chǎn)生其他模塊的控制信號(hào)，實(shí)現(xiàn)對(duì)輸入模塊、乘累加模塊、鎖存模塊的控制，使各模塊按照一定的時(shí)序依次執(zhí)行各自的功能，從而完成濾波。查找表模塊由 4個(gè) LUT 和加法模塊組成。 （ 3）輸入模塊 輸入模塊由移位寄存器和加法器與地址碼形成單元組成。 樹狀移位加法器模塊的 VHDL設(shè)計(jì)中，雖然“ +” 的運(yùn)算 是在 signed庫(kù) 中完成的，但仍要關(guān)注每個(gè)加數(shù)的符號(hào)位的擴(kuò)展問題，否則會(huì)出錯(cuò)。 S3S6： LUT的輸出數(shù) 值樹狀移位相加，得出卷積結(jié)果；這是個(gè) 4層次的樹狀的移位加過程 ，是在樹狀移位加法模塊中完成。 系統(tǒng)仿真的主要目的是檢驗(yàn)設(shè)計(jì)是否被真正實(shí)現(xiàn)，如果仿真存 在問題，就需要返回下層修改設(shè)計(jì)或修改參數(shù)，重新進(jìn)行編譯并再次進(jìn)行系統(tǒng)仿真，直到得到正確結(jié)果。 圖 54 輸入 50kHz正弦序列 X_in通過 FIR濾波器的 QuartusII仿真 輸出 y序列 圖 55 Matlab輸入 50kHz正弦序列 X_in和通過 FIR濾波器后的輸出序列 y比較圖 圖 56 QuartusII輸入 50kHz正弦波 X_in和 通過 FIR濾波器后的輸出波形 y比較圖 表 51 輸入 50kHz正弦序列 x(n)的 Matlab卷積計(jì)算結(jié)果與 QuartusII的仿真結(jié)果比較 序號(hào) 輸入 x（ n） Matlab計(jì)算結(jié)果 QuartusII計(jì)算結(jié)果 0 128 132 132 1 166 187 186 2 200 220 220 3 228 239 239 4 247 251 251 5 255 254 254 6 251 245 245 7 237 226 226 8 213 197 197 9 181 163 162 10 144 125 125 11 106 87 87 12 70 53 53 13 39 26 26 14 16 8 8 15 3 1 1 16 2 5 5 17 12 21 20 18 32 46 45 19 61 78 77 ... ... ... ... 仿真 2：再設(shè)計(jì)一個(gè)輸入信號(hào)，其幅值為 的 50kHz 方波 ， 以 1MHz 的采 樣頻率 對(duì)其采樣，每個(gè)周期得到 20 個(gè)采樣點(diǎn)，經(jīng)過 A/D 采樣量化之后的序列為： 22 22 22 22 22 22 22 22 22 22 204 204 204 204 204 204 204 204 204 204。往往位數(shù)越長(zhǎng)，數(shù)據(jù)的精度越高。這樣，便會(huì)產(chǎn)生由系數(shù)量化而引起的誤差，這種誤差會(huì)引起頻率響應(yīng)的變動(dòng)，進(jìn)而不能滿足實(shí)際需要。 use 。中間信號(hào) begin b=X_in(7)。(not X_in(5))amp。 end if 。濾波器輸入 clk : in std_logic。 use 。 architecture arc of Address is signal b0,b1,b2,b3,b4,b5,b6,b7:std_logic_vector(8 downto 0)。 b2=(a2(0)amp。a12)。a7)+(a15(0)amp。b4(0)amp。b4(1)amp。b4(2)amp。b4(3)amp。b4(4)amp。b4(5)amp。b4(6)amp。b4(7)amp。b4(8)amp。 低 4位 LTU 程序 library ieee。 when 0011=m:=xf61。 when 1011=m:=xfb1。 end LUT1。 use 。 use 。 end case。 when 1001=m:=xf82。 when 0001=m:=xfae。 end process。b6(8)amp。b6(7)amp。b6(6)amp。b6(5)amp。b6(4)amp。b6(3)amp。b6(2)amp。b6(1)amp。b6(0)amp。a14)。 b4=(a4(0)amp。a1)+(a9(0)amp。輸入時(shí)鐘 y0,y1,y2,y3,y4,y5,y6,y7,y8:out std_logic_vector(7 downto 0))。139。 use 。139。 then temp=(X_in(7)amp。 architecture arc of signed_buma is signal temp:std_logic_vector(7 downto 0)。 對(duì)于 FIR濾波器的硬件實(shí)現(xiàn)，設(shè)計(jì)采用了自頂向下的層次化、模塊化的設(shè)計(jì)思想，用 VHDL 語言描述了各個(gè)子模塊，使用 QUARTUSII 軟件進(jìn)行了時(shí)序仿真，最 后的結(jié)果證明所設(shè)計(jì)的 16 階 FIR 低通濾波器功能正確，能夠滿足一般應(yīng)用的要求。適當(dāng)?shù)卦黾?A/D 轉(zhuǎn)換器的轉(zhuǎn)換位數(shù)，會(huì)增加輸出端的信噪比，以滿足實(shí)際的需求。 此圖表明，仿真結(jié)果正確 ， 50kHz方 波被濾波器改變了頻率成分。 將 QuartusII 仿真結(jié)果經(jīng) Matlab 中還原成波形，如圖 55； QuartusII 輸入 50kHz 正弦波 X_in 和通過 FIR 濾波器后的輸出波形 y 比較如圖 56所示。這樣雖然完成 一次卷積是 7個(gè)時(shí)鐘脈沖，但 2個(gè)相 臨的卷積運(yùn)算的完成 僅相隔 1個(gè) 時(shí)鐘脈沖，從而大大地提高運(yùn)算速率，電路的規(guī)模也會(huì)迅速增大，這是流 水線技術(shù)為了得到較高地運(yùn)算速率而付出 的代價(jià) [19]。 圖 46 FIR 濾波器的頂層設(shè)計(jì)文件 FIR 濾 波器的工作過程說明如下： 完成一次卷積運(yùn)算 需要 7個(gè) 工作狀態(tài)，系統(tǒng)狀態(tài)圖如下： S 9 S 1 S 2 S 3S 6 S 5 S 4 S0：輸入信號(hào)并行進(jìn)入移位寄存器，實(shí)現(xiàn)信號(hào)的延遲； S1：根據(jù)系數(shù)的對(duì)稱性， 實(shí)現(xiàn) B(i)=X(i)+X(Ni)，并 形成 8位 地址碼； 其中 S0、 S1狀態(tài) 是在輸入模塊完成的。低四位和高四位 LUT 如表 42所示： 表 42(a) 地址低 4位 LUT D3D2D1D0 函數(shù)值 0000 0 0001 h(0) 0010 h(1) 0011 h(0)+h(1) 0100 h(2) 0101 h(2)+h(0) ?? ?? 1111 h(0) +h(1)+h(2)+h(3) 表 42(b) 地址高 4位 LUT D7D6D5D4 函數(shù)值 0000 0 0001 h(4) 0010 h(5) 0011 h(4)+h(5) 0100 h(6) 0101 h(6)+h(4) ?? ?? 1111 h(4) +h(5)+h(6)+h(7) （ 5）樹狀移位加法器模塊 樹狀移位加法模塊，通過一個(gè)樹狀的移位加法，最后實(shí)現(xiàn)卷積運(yùn)算。 加此進(jìn)程的目的是方 便仿真，硬件實(shí)現(xiàn)時(shí)不用。 為了完善設(shè)計(jì)，還應(yīng)該再加一個(gè)查找表生成模塊，用來根據(jù)外界輸入的系數(shù)自動(dòng)修改查找表單元，而不是像設(shè)計(jì)中那樣，為了改變?yōu)V波器的功能，人為的修改查找表單元。所得單位沖激響應(yīng)系數(shù)如表 41 所示： 表 41 FIR低通數(shù)字濾波器系數(shù) 序數(shù)序列 FIR 濾波器的參數(shù) 序數(shù)序列 h(0) h(15) h(1) h(14) h(2) h(13) h(3) h(12) h(4) h(11) h(5) h(10) h(6) h(9) h(7) h(8) 計(jì)算的結(jié)果可通過 File 下的菜單中的 Export 命令取出，點(diǎn)擊 Export 打開對(duì)話框，如圖所示，點(diǎn)擊 OK 可將濾波器系數(shù)數(shù)據(jù)存放到當(dāng)前工作空間，并且以 Num命名。 (5)VHDL對(duì)設(shè)計(jì)項(xiàng)目的描述具有獨(dú)立性，實(shí)際設(shè)計(jì)者可以在不懂硬件的結(jié)構(gòu)，不知最終實(shí)現(xiàn)的目標(biāo)器件為何的情況下，而進(jìn)行獨(dú)立的設(shè)計(jì)。 (2)VHDL具有豐富的仿真語句和庫(kù)函數(shù)，在設(shè)計(jì)早期，即尚未完成設(shè)計(jì)時(shí)，就可以就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行仿真模擬。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、 功能和接口。鎖相環(huán)可以完成分頻、倍頻、移相等關(guān)于時(shí)鐘的基本操作。邏輯單元結(jié)構(gòu)圖如 圖 35所示。 CYLONEII 系列 FPGA 器件嵌有乘法器，這些乘法器可用于完成高速乘法操作，使得 CYLONEII 系列 FPGA 器件的數(shù)字信號(hào)處理能力得到增強(qiáng)。 圖 32 FPGA/CPLD開發(fā)流程圖 FPGA 介紹 可編程邏輯器件 PLD(Programmable Logic Devices)是 ASIC(Application Specific Integrated Circuits)的一個(gè)重要分支。 QUARTUS II 軟件介紹 QUARTUS II 是 ALTERA 公司在 21世紀(jì)初推出的 FPGA/CPLD 開發(fā)環(huán)境，是 ALTERA前一代 FPGA/CPLD 集成開發(fā)環(huán)境 MAX+PLUS II的更新?lián)Q代產(chǎn)品