【正文】 AD9984A內(nèi)部集成了 多 個寄存器，其中設(shè)置這些不同的寄存器的值可以實現(xiàn)AD9984A不同的工作模式， AD9984A工作模式寄存器的設(shè)置決定了該芯片的電氣特性和實際功能。利用 32 級采樣時鐘相位調(diào)整功能可以維持輸出數(shù)據(jù)、同步和時鐘相位之間的關(guān)系。 AD9984A 是一款完整的 10位、 170 MSPS、單芯片模擬接口，針對捕獲 YPbPr 視頻和 RGB 圖形信號進行了優(yōu)化。 其次，結(jié)合各種傳統(tǒng)灰度調(diào)制方法 的優(yōu)點，提出了一種混合灰度調(diào)制方法架構(gòu)，將電壓幅值、空間 面積 灰度調(diào)制、 PWM 調(diào)制、 FRC 灰度調(diào)制從空間和時間上有機的結(jié)合在一起。將 10bit中的低 2bit分割出來用于空間 面積灰度 調(diào)制 （抖動處理） ，把低 2bit的像素數(shù)據(jù)所包含的信息，均勻地從空間上分配給相鄰的各像素點上，多像素分擔信息實現(xiàn)灰度級提高，這 2bit數(shù)據(jù)可以區(qū)分 4個灰度等級，這種方法稱為抖動處理。 面積灰度調(diào)制法使用一定數(shù)目的點作為一個單元，控制各單元處于點亮狀態(tài)的點數(shù)，來控制灰度的差異，該方法驅(qū)動電路簡單，但是使用多像素點區(qū)分灰度級，單個像素點占用顯示面積增大，使得顯示分辨率降低。 PWM調(diào)制方法是一種時間調(diào)制法，也稱 為占空比的方法，即通過控制驅(qū)動電 壓或電流脈沖中高脈沖的占空比，以實現(xiàn)灰度控制。在實際的 TFTLCD驅(qū)動系統(tǒng)中，采用 DAC來實現(xiàn)二進制數(shù)字圖像信號到灰度電平的轉(zhuǎn)換。 圖 像 輸 入 和前 端 處 理圖 像 輸 入 和前 端 處 理圖 像 存 儲（ 數(shù) 據(jù) 空 間 G ，線 性 三 維 ）圖 像 存 儲（ 數(shù) 據(jù) 空 間 G ，線 性 三 維 ）掃 描 控 制 器掃 描 控 制 器灰 度 數(shù) 據(jù) 驅(qū) 動（ D A C 、G a m m a 校 正 ）灰 度 數(shù) 據(jù) 驅(qū) 動（ D A C 、G a m m a 校 正 ）T F T L C D 顯 示 平 面（ 亮 度 空 間 L ）T F T L C D 顯 示 平 面（ 亮 度 空 間 L ）二 維 坐 標 控 制G 到 L 的 映 射 一 維 灰 度 數(shù) 據(jù) 控 制 圖 31 傳統(tǒng) TFTLCD顯示流程框圖 改變像素亮度，實現(xiàn)多種的亮度等級有多種的映射方法：（ 1）根據(jù)液晶器件顯示的工作原理，通過調(diào)節(jié)電壓和液晶的狀態(tài)來改變輸出亮度，上述框圖所示的就是應(yīng)用了這個原理。 在模塊中，可用下述方式描述一個設(shè)計： 1) 數(shù)據(jù)流方式 。 //模塊名為 and_2，端口列表 A,B,F input A,B。 ? 在行 為級描述中， Verilog HDL 不僅能夠在 RTL 級上進行設(shè)計描述，而且能夠在體系結(jié)構(gòu)級描述及其算法級行為上進行設(shè)計描述。 ? Verilog HDL 不再是某些公司的專有語言而是 IEEE 標準。 ? 開關(guān)級基本結(jié)構(gòu)模型，例如 pmos 和 nmos 等也被內(nèi)置在語言中。 計算機信息工程學院畢業(yè)設(shè)計說明書 6 描 述 規(guī) 格描 述 規(guī) 格架 構(gòu) 設(shè) 計架 構(gòu) 設(shè) 計設(shè) 計 輸 入設(shè) 計 輸 入編 譯 、 功 能 仿 真編 譯 、 功 能 仿 真綜 合綜 合布 線 與 布 局布 線 與 布 局時 序 仿 真時 序 仿 真電 路 測 試電 路 測 試 圖 21 FPGA設(shè)計流程圖 說明：本課題 使用 QUARTUS II 進行 FPGA 設(shè)計開發(fā)。不論是哪種設(shè)計，設(shè)計軟件都會轉(zhuǎn)換為HDL，以便進行仿真、綜合等功能。 QUARTUS II 運行速度快，界面統(tǒng)一，功能集中，易學易用 。 加電時， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進入工作狀態(tài)。 FPGA 的基本特點主要有： （ 1）采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 對功能模塊進行了仿真，并根據(jù)需要搭建了相應(yīng)的 FPGA 驗證平臺對抖動算法進行驗證。 第四章 TFTLCD 灰度圖像顯示系統(tǒng)設(shè) 硬件設(shè) 計。 清顯示中抖動算法的實現(xiàn) 抖動算法是將數(shù)據(jù)分配到相鄰的像素點上去，從而解決輸入顯示終端所能顯示的灰度等級與輸入信號不匹配的問題。 實際上，要想徹底的解決這些問題卻是相當困難的。 但隨著液晶面板尺寸和灰度等級不斷提高，傳統(tǒng)的 TFTLCD 驅(qū)動器已不能滿足實際需求，找到一種適用于大屏幕，高清 晰度 TFTLCD的 時序驅(qū)動器，將會對 TFTLCD 產(chǎn)業(yè)的發(fā)展前景產(chǎn) 生重大影響。使用最低成本將原始圖像在 TFTLCD 上生動地再現(xiàn)，帶給人強烈的視覺沖擊感，一直以來都是TFTLCD 從業(yè)者，尤其是控制和驅(qū)動電路設(shè)計師一直追求的目標。展望未來幾年，中國 LCD 產(chǎn)業(yè)無論是在產(chǎn)業(yè)規(guī)模還是產(chǎn)業(yè)地位方面都會有很大的提升。 基于 TFTLCD 顯示屏的研究一直在追求顯示圖像和視頻的高清晰度，超高灰度級和高還原度。 本文分析和研究了傳統(tǒng)的電壓幅值、脈寬調(diào)制等傳統(tǒng)灰度調(diào)制方法，分析其制約提高 TFTLCD 顯示系統(tǒng)的因素，提出了 采用混合多種傳統(tǒng)灰度調(diào)制方法提高 TFTLCD顯示灰度級的方法，重點研究了混合灰度調(diào)制中的 Bayer 抖動算法，旋轉(zhuǎn)抖動矩陣算法等混合灰度調(diào)制 的實現(xiàn)方法，并給出了混合灰度調(diào)制算法的 FPGA 實現(xiàn)方案。結(jié)合混合灰度調(diào)制原理，開發(fā)了基于 AD9984A 的 VGA 數(shù)據(jù)采集、 AD 轉(zhuǎn)換模塊、數(shù)字圖像預(yù)處理模塊、 FIFO 控制模塊、 LVDS 控制模塊 以及混合灰度調(diào)制算法實現(xiàn)等主要功能模塊，實現(xiàn)了對 模擬 圖像信號 VGA 的采集、 模數(shù)轉(zhuǎn)換、存儲和混合灰度調(diào)制，提高了圖像的清晰度以及系統(tǒng)集成度和穩(wěn)定性。在實現(xiàn)灰度等級的提高的探索過程中，采用了一些傳統(tǒng)的 、單一的 灰度調(diào)制方法。迅速成為新世紀以來，顯示器市場的主流產(chǎn)品。我國的 TFTLCD 技術(shù)起步較晚，而且在 TFTLCD 顯示驅(qū)動研究方面落后于其他國家，最近幾年， 隨著政府對 TFTLCD 產(chǎn)業(yè) 的重視 ,技術(shù)和研究的進步也很明顯。但是， 我們不僅要將我們的目光聚焦在 TFTLCD 面板材料的改進和圖像編碼壓縮或前端處理，我們還需要充分注意到人的視覺和物理發(fā)光體的數(shù)字圖像信息轉(zhuǎn)換過程之間的關(guān)系?；叶?，即圖像清晰度，是圖像顯 示的一項重要的性能參數(shù)指標 ，決定了能否在 TFTLCD 上高保真的還原原始圖像，也決定了 TFTLCD 顯示屏能否滿足市場各個領(lǐng)域的要求。主要介紹課題的研究背景、主要研究內(nèi)容、研究意義及論文整體安排。重點介紹系統(tǒng)設(shè)計 各個模塊的具體軟件 設(shè)計。 計算機信息工程學院畢業(yè)設(shè)計說明書 4 第二章 FPGA 開發(fā)技術(shù)及硬件描述語言 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，它是在可編程陣列邏輯 PAL(Programmable Array Logic)、門陣列邏輯 GAL(Gate Array Logic)、可編程邏輯器件 PLD(Programmable Logic Device)等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。 （ 4） FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風險最小的器件之一。當需要修改 FPGA 功能時，只需換一片 EPROM 即可。開始設(shè)計前，應(yīng)定義系統(tǒng)的規(guī)格（ Spec），例如輸入與輸出管腳、工作頻率、工作電壓、允許消耗功率等，最好能夠?qū)⑾到y(tǒng)劃分為多個功能模塊，并詳細描述每個功能那塊的功能。而時序仿真則是在布局布線之后，考慮時間延遲問題。 Verilog HDL 語言與 VHDL 的共同的特點是：能抽象表示電路的行為和結(jié)構(gòu)，支持邏輯設(shè)計中層次與范圍的描述，可借用高級語言的精巧結(jié)構(gòu)來簡化電路行為的描述，具有電路仿真與驗證機制以保證設(shè)計的正確性，支持電路描述由高層到低層的綜合轉(zhuǎn)換，硬件描述與實現(xiàn)工藝無關(guān)（有關(guān)工藝參數(shù)可通過語言提供的屬性包括進去），便于文檔管理，易于理解和移植。這些方式包括：行為描述方式，使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式，使 用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式， 使用門和模塊實例語句描述建模。 PLI 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設(shè)計者與模擬器交互的例程集合。模塊被包含在關(guān)鍵字 module、 endmodule之內(nèi)。 //定義信號地數(shù)據(jù)類型 assign F=Aamp。 4) 上述描述方式的混合。如采用脈沖寬度調(diào)制（ PWM）、幀頻調(diào)制（ FRC）等方式。 使用一定數(shù)目的點作為一個單元，通過控制各單元處于點亮狀態(tài)的點數(shù)，來控制不同的灰度顯示，從空間上改變液晶的顯示狀態(tài)，達到灰度等級的控制，該方法驅(qū)動電路簡單。幀頻是指 1 秒內(nèi)掃描全屏數(shù)據(jù)的次數(shù)，為了實現(xiàn) FRC，我們進一步將一幀劃分為若干個子幀。 傳統(tǒng)灰度調(diào)制法相關(guān)控制方法綜合分析如下表 32 所示。經(jīng)過抖動 處理后的數(shù)字圖像信號由 10 bit 變?yōu)?8 bit, 將這 8 bit 像素數(shù)據(jù)分割成高 6 bit 和低 2 bit, 其中高 6 bit 數(shù)據(jù)用于幅值調(diào)制 , 低 2 bit 數(shù)據(jù)用于 FRC, 這 2 bit 數(shù)據(jù)可以將 1 個像素點數(shù)據(jù)灰度顯示分成 4個子幀來顯示 , 從而實現(xiàn) 4個灰度等級 ( 見圖34) 。其硬件設(shè)計的總體方案如圖 41 所示。用戶僅需提供 V 電源和模擬輸入。 AD9984A 還能針對復(fù)合同步和綠同步 (SOG)應(yīng)用提供完全同步處理。1 REG0x12,bit4決定 4 ***1 **** 輸入極性 0 下降沿觸發(fā)； 1 上升沿觸發(fā) 3 **** 1*** 輸出極性 0 下降沿觸發(fā)； 1 上升沿觸發(fā) 0x13 水平同步時寬 70 00100000 水平同步輸出激活狀態(tài)下，設(shè)置像素時鐘 0x14 垂直同步控制 7 0*** **** 同步信號源選擇； 0 芯片檢測可用的； 1 REG0x14,bit6決定 6 *0** **** 0 同步信號源來自 VSYNCx引腳； 1同步信號源來自同步信號分離器 5 **0* **** 垂直同步輸入觸發(fā) 極性選擇； 0 芯片決定 。如果選用尺寸為 1024*768 的顯示屏幕，每個像素通道采用 10bit 的深度，所以該系統(tǒng)選用容量大，同時存儲速度能夠滿足需求的 SDRAM 作為外部數(shù)據(jù)緩存器。 計算機信息工程學院畢業(yè)設(shè)計說明書 20 圖 44 SDRAM硬件電路 其中，幾個重要的引腳有： CKE 為時鐘使能信號， BA0、 BA1 為 Bank 地址的輸入控制腳， A0~A12 為地址線引腳， DQ0～ DQ15 為數(shù)據(jù)的輸入和輸出引腳。除此之外，比較重要的電路模塊有 JTAG 配置電路和時鐘控制電路。 LVDS 模塊電路原理圖如圖 45 所示。 圖 43 為 FIFO 控制模塊。 AD9984A接口 電路 設(shè)計 本系統(tǒng)中的 AD9984A 是一種高速高精度數(shù)據(jù)采集芯片，工作電路的設(shè)計對其工作的性能有很大的影響，在電路設(shè)計中有以下注意事項。C 。內(nèi)部產(chǎn)生 Coast 信號時， PLL 可以在無同步輸入的情況下維持其輸出頻率。 以下簡單介紹 AD9984A芯片。 小結(jié) 本章首先從傳統(tǒng)灰度調(diào)制方法入手，詳細分析了電壓幅值灰度調(diào)制、面積灰度調(diào)制、 PWM 調(diào)制、 FRC 灰度調(diào)制等傳統(tǒng)灰度調(diào)制方法的工作原理，并且對各種灰度調(diào)制方法的優(yōu)缺點進行總結(jié)。 混合灰度調(diào)制原理 具體實現(xiàn)如下：對于高灰度級 R,G,B像素數(shù)據(jù)， VGA信號經(jīng)過 AD轉(zhuǎn)換模塊數(shù)字化，分別產(chǎn)生 10bit的 R、 G、 B信號 。 傳統(tǒng)灰度調(diào)制比較 各種灰度調(diào)制方法有其各自的特點： 電 壓灰度調(diào)制方法利用器件發(fā)光強度與驅(qū)動電流或電壓幅值成線性關(guān)系來實現(xiàn)灰度的變化，這種控制方法沒有特殊的控制技巧，容易實現(xiàn)，但是隨著灰度級別的提高，各灰度等級所對應(yīng)的電壓值間距變小，從而對電壓的精度要求越高，增加了細加工的成本，實現(xiàn)難度也相應(yīng)提高。 PWM（脈沖寬度調(diào)制法）就是通過調(diào)整電壓脈沖寬度調(diào)制來實現(xiàn)灰度。 通過給液晶層施加不同的電壓值來改變液晶的偏轉(zhuǎn)角度，進而改變光線的透過率和輸出光的強度，這樣就可以實現(xiàn)灰度顯示，因此，實現(xiàn)電壓幅值調(diào)制灰度法，需要考慮的是如何將數(shù)字圖像信號轉(zhuǎn)換為不同的灰度電壓值，且一一對應(yīng)。從另一個角度來說，灰度顯示就是實現(xiàn)二進制灰度數(shù)據(jù)空間 G 到亮度空間 L 的映射，如框圖 31 所示。一個 Verilog 模塊可被任意多個其他模塊所調(diào)用，但由于 Verilog HDL 所描述的是具體的硬件電路，一個模塊代表具有特定功能的一個電路塊，每當它被某個其他模塊調(diào)用一次，則在該模塊內(nèi)部，被調(diào)用的模塊將原原本本的復(fù)制一次。 例如，二與 門電路用 Verilog 語言描述如下： Module and_2(A,B,F)。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報告消息。 ? 設(shè)計的規(guī)?？梢允侨我獾?；語言不對設(shè)計的規(guī)模（大小）施加任何限制。用戶定義的原語既可以是組合邏輯原語，也可以是時序邏輯原語。設(shè)計的最后步驟是使用實際設(shè)計的硬件電路進行測試，以確認設(shè)計無誤。但是以 HDL 設(shè)計，才可兼具可移植性與標準化。 QUARTUS II 可以在