【正文】 硬件電路 本課題使用型號(hào)為 EP1C6Q240C8 的 FPGA 實(shí)現(xiàn) TFT_LCD 顯示系統(tǒng)的核心控制。 所有輸入信號(hào)和輸出信號(hào)都是在時(shí)鐘信號(hào)的上升沿觸發(fā)的同步接口方式， SDRAM 數(shù)據(jù)路徑內(nèi)部流水線 可以 達(dá)到非常高的帶寬。在布局 布線時(shí)， AD9984A 的高阻抗 RGB 模擬輸入管腳和模擬輸入的線路要盡可能短。 關(guān)于 AD9984A的寄存器設(shè)置如表 41所示。通過(guò)自動(dòng)失調(diào)特性，可以自動(dòng)恢復(fù)信號(hào)基準(zhǔn)電平，并校準(zhǔn)消除三個(gè)通道之間的失調(diào)偏差。它的編碼速率達(dá) 170 MSPS，具有 300 MHz 全功率模擬帶寬，支持最高達(dá) 1080p 的所有高清電視視頻模式，以及最高達(dá) UXGA（ 1600 1200 ，60 Hz）的圖形分辨率。簡(jiǎn)單介紹了這種混合灰度調(diào)制結(jié)構(gòu)的數(shù)據(jù)處理過(guò)程。 從圖 33 可看出 ,對(duì)于輸入的 10 bit 數(shù)字圖像信號(hào) , 先將 10 bit 數(shù)據(jù)中的低 2 bit 數(shù)據(jù)分割出來(lái)用于抖動(dòng)處理 (空間算法 ) , 把低 2 bit 的像素?cái)?shù)據(jù)所包含的信息分配到相鄰空間的像素點(diǎn)上。 PWM 通過(guò)控制脈沖的占空比來(lái)實(shí)現(xiàn)灰度級(jí)別的控制，按照每個(gè)脈沖的高低電平的通斷 時(shí)間來(lái)導(dǎo)通或斷開(kāi)電壓，這樣導(dǎo)通和斷開(kāi)的時(shí)間占脈沖的時(shí)間不等，可以區(qū)分很多的灰度級(jí)，這種方法灰度級(jí)的區(qū)分度很高，但是隨著灰度級(jí)的增加，每個(gè)脈沖所占用的時(shí)間片就很短， LCD 本身不能快速響應(yīng)這些短時(shí)間片的驅(qū)動(dòng)信號(hào)，因而也限制了待顯示灰度電平的數(shù)目。 FRC 是將每個(gè)時(shí)間片變成了一個(gè)子幀，顯示 64 級(jí)灰度，那么就要用 64 個(gè)子幀(subframe)。采用電壓幅值灰度調(diào)制法時(shí)，需要考慮電壓精度的問(wèn)題。（ 2）從空間角度出發(fā)，即改變發(fā)光面積。 2) 行為方式 。 //模塊的輸入端口為 A,B output F。 模塊設(shè)計(jì) 使用 Verilog 描述硬件的基本設(shè)計(jì)單元是模塊（ module）。 ? 人和機(jī)器都可閱讀 Verilog HDL 語(yǔ)言，因此它可作為 EDA 的工具和設(shè)計(jì)者之間的交互語(yǔ)言。 ? 提供顯式語(yǔ)言結(jié)構(gòu)指定設(shè)計(jì)中的端口到端口的時(shí)延及路徑時(shí)延和設(shè)計(jì)的時(shí)序檢查。其設(shè)計(jì)流程如圖 22 所示： 設(shè) 計(jì) 輸 入設(shè) 計(jì) 輸 入綜 合綜 合功 耗 分 析功 耗 分 析仿 真仿 真調(diào) 試調(diào) 試布 局 布 線布 局 布 線時(shí) 序 分 析時(shí) 序 分 析編 程 和 配 置編 程 和 配 置工 程 更 改 和 管理工 程 更 改 和 管理時(shí) 序 逼 近時(shí) 序 逼 近包 括 基 于 模 塊 的 設(shè) 計(jì) 系統(tǒng) 級(jí) 設(shè) 計(jì) 和 軟 件 開(kāi) 發(fā)包 括 基 于 模 塊 的 設(shè) 計(jì) 系統(tǒng) 級(jí) 設(shè) 計(jì) 和 軟 件 開(kāi) 發(fā) 圖 22 Quartus II的設(shè)計(jì)流程圖 利用 QUARTUS II 軟件進(jìn)行 FPGA 或 CPLD 設(shè)計(jì)開(kāi)發(fā)，如同自行設(shè)計(jì)集成電路一樣，可節(jié)省電路開(kāi)發(fā)的費(fèi)用和時(shí)間。仿真是驗(yàn)證設(shè)計(jì)的正確性，包括功能仿真與時(shí)序仿真。 FPGA 設(shè)計(jì)流程圖 FPGA 設(shè)計(jì)流程至少包括設(shè)計(jì)輸入、仿真、綜合、布局布線 4 個(gè)步驟。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。 （ 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 第八 章 — 總結(jié)與展望。重點(diǎn)介紹系統(tǒng)設(shè)計(jì)的總體方案以 及各個(gè)模塊的具體硬件電路 設(shè)計(jì)。傳統(tǒng)的抖動(dòng)算法在處理動(dòng)態(tài)圖像時(shí)有很好的效果，但處理靜態(tài)圖像時(shí)，會(huì)產(chǎn)生明顯的方塊效應(yīng)，其產(chǎn)生原因是傳統(tǒng)抖動(dòng)算法在處理不同數(shù)據(jù)時(shí)采用了相同的抖動(dòng)矩陣，為消除這個(gè)缺陷，本文提出了利用變化的旋轉(zhuǎn)抖動(dòng)矩陣對(duì)不同數(shù)據(jù)進(jìn)行不同的處理，從而消除方塊效應(yīng)。 為了克服這些難題，本文提出了基于傳統(tǒng)灰度調(diào)制方法的混合灰度調(diào)制法，即將幾種傳統(tǒng)灰度調(diào)制法有機(jī)結(jié)合的方法，但仍然存在著一些不足之處。本設(shè)計(jì)正是基于這樣的背景，研究了 TFTLCD 高清晰顯示抖動(dòng)算法驅(qū)動(dòng)器。 日本是最早從美國(guó)獲得 LCD 技 術(shù)的國(guó)家，一直在全球的 LCD 市場(chǎng)中居統(tǒng)治地位，而且掌握 TFTLCD 制造的核心技術(shù)。 TFTLCD(Thin Film TransistorLiquid Crystal Display， 薄膜晶體管液晶顯示器 )其具有體積小，功耗低，無(wú)輻射，平面直角顯示和影響穩(wěn)定等優(yōu)點(diǎn)。 我們不僅要將我們的目光聚焦在 TFTLCD 面板材料的改進(jìn)和圖像編碼壓縮或前端處 理，我們還需要充分注意到人的視覺(jué)和物理發(fā)光體的數(shù)字圖像信息轉(zhuǎn)換過(guò)程之間的關(guān)系。 本文設(shè)計(jì)提出和 研究了一種 時(shí)間和空間上的 混合灰度調(diào)制的 TFTLCD 顯示平臺(tái)。在 設(shè)計(jì)整個(gè) TFTLCD 結(jié)構(gòu)和 混合 灰度調(diào)制原理的基礎(chǔ)上， 實(shí)驗(yàn)采用了 ALTERA 公司Cyclone 系列 FPGA 為核心控制器，以 Quartus II 軟件為 FPGA 設(shè)計(jì)平臺(tái)，采用自頂向下的 FPGA 設(shè)計(jì)方法，設(shè)計(jì)了以 FPGA 為控制核心的 TFTLCD 顯示系統(tǒng)。以找到高分辨率的 TFTLCD 的定時(shí)控制和灰度控制方法?；?TFTLCD技術(shù)上的日趨成熟以及其自身的眾多優(yōu)良特性，它很快的被應(yīng)用于醫(yī)療系統(tǒng)、電視、個(gè)人電腦等各個(gè)領(lǐng)域。韓國(guó)和中國(guó)臺(tái)灣也掌握大量的 TFTLCD 的生產(chǎn)制造技術(shù)和驅(qū)動(dòng)技術(shù)。 研究?jī)?nèi)容及意義 對(duì) TFTLCD 的研究 一直在追求顯示圖像和視頻的高清晰度、超高灰度級(jí)和高還原度?；谶@樣的研究背景，本文對(duì)混合灰度調(diào)制法中核心部分即抖動(dòng)算法存在的不足之處進(jìn)行了改善和補(bǔ)充，以完善圖像顯示的缺陷。 論文安排 第一章 緒論。 第五 章 TFTLCD 灰度圖像顯示系統(tǒng)設(shè) 軟件設(shè) 計(jì)。 主要對(duì)本文開(kāi)展的研究工作進(jìn)行總結(jié)，同時(shí)分析了有待研究和有待完善的問(wèn)題，為將來(lái)的進(jìn)一步的研究開(kāi)拓思路打下基礎(chǔ)。 （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。FPGA 的編程無(wú)須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。如圖 21 所示，將設(shè)計(jì)細(xì)分為 8 個(gè)步驟。功能仿真在綜合與布局布線之前，忽略時(shí)間延遲因素，只就邏輯功能進(jìn)行仿真。 計(jì)算機(jī)信息工程學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 7 硬件描述語(yǔ)言 Verilog HDL Verilog HDL 語(yǔ)言是目前應(yīng)用最廣泛的硬件描述語(yǔ)言之一，它允許設(shè)計(jì)者用其來(lái)進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，以及數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析和邏輯綜合。 ? 可采 用三種不同方式或混合方式對(duì)設(shè)計(jì)建模。 ? Verilog HDL 語(yǔ)言的描述能力能夠通過(guò)使用編程語(yǔ)言接口（ PLI）機(jī)制進(jìn)一步擴(kuò)展。構(gòu)建復(fù)雜的電子電路，主要是通過(guò)模塊的相互連接調(diào)用來(lái)實(shí)現(xiàn)的。 // 模塊的輸出端口為 F wire A,B,F。 3) 結(jié)構(gòu)方式 。（ 3）從時(shí)間角度出發(fā)，考慮人眼的特性，改變光脈沖的時(shí)間寬度和頻率。 ，使用面積控制方式，改變發(fā)光 面積的面積灰度調(diào)制法。我們采用下面的方法定義子幀的概念。 FRC 是將每一個(gè)時(shí)間片分成了多個(gè)子幀，在每一個(gè)子幀中像素點(diǎn)的亮、熄有固定的時(shí)間，根據(jù)像素?cái)?shù)據(jù)改變子幀中該像素點(diǎn)的亮、熄來(lái)區(qū)分灰度級(jí)別， PWM 和 FRC這兩種方法都是從時(shí)間的角度出發(fā)，考慮人眼的視覺(jué)特性，通過(guò)改變光脈沖的時(shí)間長(zhǎng)度，次數(shù)來(lái)實(shí)現(xiàn)不同級(jí)別的灰度，這兩種方法都須使 用高時(shí)鐘頻率的控制器才可以實(shí)現(xiàn)高灰度級(jí)顯示。例如 : 采用 2 * 2 的抖動(dòng)矩陣 , 矩陣包含 4個(gè)像素點(diǎn) , 其中 1個(gè)像素點(diǎn)亮 , 其余 3個(gè)像素點(diǎn)暗 , 可以代表一種灰度 ,同樣 , 2個(gè)像素點(diǎn)亮 , 2個(gè)像素點(diǎn)暗代表第二種灰度 ,3個(gè)像素點(diǎn)亮 , 1個(gè)像素點(diǎn)暗代表第三種灰度 ,4個(gè)像素點(diǎn)全暗代表第四種灰度 , 故 2bit 數(shù)據(jù)可以區(qū)分 4個(gè)灰度等級(jí) , 這種方法稱為抖動(dòng)處理。 計(jì)算機(jī)信息工程學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 13 第四章 TFTLCD 圖像顯示系統(tǒng) 硬件 設(shè)計(jì) 總體設(shè)計(jì)方案 高灰度級(jí) TFTLCD 圖像顯示系統(tǒng)包括 VGA 圖像信號(hào)采集， AD轉(zhuǎn)換模塊， FIFO 控制模塊，灰度調(diào)制和數(shù)字圖像預(yù)處理模塊， LVDS（低壓差分信號(hào)）轉(zhuǎn)換模塊。 AD9984A 內(nèi)置一個(gè) 170 MHz 三通道 ADC，其中具有內(nèi)部基準(zhǔn)電壓源、鎖相環(huán) (PLL)以及可編程增 益、失調(diào)和箝位控制功能。利用通道間增 益自動(dòng)匹配特性，可以使三個(gè)通道之間的增益不匹配最小。 表 41 AD9984寄存器配置表 地址 寄存器名 有效的 bits 默認(rèn)值 描述 0x00 芯片版本 70 00100000 版本信息 0x01 PLL 分頻器高位 70 01101001 PLL 分頻器高 8位 0x02 PLL 分頻器低位 74 1101**** PLL 分頻器低 4位 0x03 PLL的 VOC設(shè)置 76 01** **** 設(shè)置 VOC頻率范圍 53 **00 1*** 設(shè)置泵電流 2 **** *0** 外部時(shí)鐘使能 0x04 ADC相位調(diào)節(jié) 73 10000*** ADC時(shí)鐘相位調(diào)整，值越大延遲越高 0x05 紅色通道增益控制高位（對(duì)比度 9位） 60 *1000000 控制 ADC調(diào)整增益，值越大對(duì)比度越低（高 7BIT） 0x06 紅色通道增益控制低位（對(duì)比度 9位） 70 00****** 控制 ADC調(diào)整增益，值越大對(duì)比度越低 (低 2BIT) 0x07 綠色通道增益控制高位（對(duì)比度 9位） 60 *1000000 控制 ADC調(diào)整增益，值 越大對(duì)比度越低（高 7BIT） 0x08 綠色通道增益控制低位（對(duì)比度 9位） 70 00****** 控制 ADC調(diào)整增益，值越大對(duì)比度越低 (低 2BIT) 0x09 藍(lán)色通道增益控制高位（對(duì)比度 9位） 60 *1000000 控制 ADC調(diào)整增益，值越大對(duì)比度越低（高 7BIT） 0x0a 藍(lán)色通道增 70 00****** 控制 ADC調(diào)整增益，值越大對(duì)比度計(jì)算機(jī)信息工程學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 15 益控制低位（對(duì)比度 9位） 越低 (低 2BIT) 0x0b 紅色通道偏移控制高位（ 亮 度 11位） 70 01000000 控制 DC調(diào)整偏移， 值越大亮度度越低 (高 8bit) 0x0c 紅色通道偏移控制低位（亮度） 75 000***** 控制 DC調(diào)整偏移，值越大亮度度越低 （低 3bit） 0x0d 綠色通道偏移控制高位（ 亮 度 11位） 70 01000000 控制 DC調(diào)整偏移，值越大亮度度越低 (高 8bit) 0x0e 綠色通道偏移控制低位（亮度） 75 000***** 控制 DC調(diào)整偏移，值越大亮度度越低（低 3bit） 0x0f 藍(lán)色通道偏移控制高位（ 亮 度 11位） 70 01000000 控制 DC調(diào)整偏移，值越大亮度度越低 (高 8bit) 0x10 藍(lán)色通道偏移控制低位（亮度） 75 000***** 控制 DC調(diào)整偏移，值越大亮度度越低（低 3bit） 0x11 同步分離閾值 70 00100000 設(shè)定同步分離閾值 0x12 水平同步控制 7 0*** **** 同步信號(hào)源選擇； 0 芯片檢測(cè)可用的； 1 REG0x12,bit6決定 6 *0** **** 0 同步信號(hào)源來(lái)自 HSYNCx引腳； 1同步信號(hào)源來(lái)自 SOG 5 **0* **** 水平同步輸入觸發(fā)極性選擇； 0 芯片決定 。 AD9984A 的電路連接圖如圖 42 所示： 圖 42 AD9984A電路原理圖 計(jì)算機(jī)信息工程學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 19 數(shù)據(jù)存儲(chǔ)模塊 FIFO 控制模塊 本系統(tǒng)中實(shí)現(xiàn) TFTLCD 顯示器的高灰度級(jí)彩色顯示，每一幀圖像數(shù)據(jù)都很大。 FPGA 核心控制器和 SDRAM 電路連接原理圖如圖 44 所示。FPGA 的硬件電路包括各個(gè)功能性管腳的配置電路模塊，本課題中用于 AD9984A 采集后的圖像或視頻 RGB 數(shù)據(jù)輸入管腳、與 SDRAM 進(jìn)行數(shù)據(jù)讀寫(xiě)的數(shù)據(jù)和控制管腳、經(jīng)計(jì)算機(jī)信息工程學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 22 過(guò) FPGA 處理結(jié)束后的 LVDS 數(shù)據(jù)輸出至 TFT_LCD 的管腳以及部分外圍擴(kuò)展接口的管腳。 計(jì)算機(jī)信息工程學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 21 圖 45 LVDS 模塊電路原理圖 系統(tǒng)電路設(shè)計(jì) 圖 46 電源管理硬件電路 本系統(tǒng)中共使用到三種電源，系統(tǒng)輸入電壓為 5V， AD9984A 的供電電壓為 ，型號(hào)為 EP1C6Q240C8 的 FPGA 的供電電壓為 和 ，所以共需要 5V、 和 [13]。 圖 43 FIFO控制模塊 SDRAM 模塊 電路設(shè)計(jì) 在系統(tǒng)設(shè)計(jì)中，需要使用 SDRAM 緩存一幀的圖像數(shù)據(jù) 。在 VGA 數(shù)據(jù)采集系統(tǒng)中， VGA采集接口使用標(biāo)準(zhǔn)的十五針串行 VGA 接口，電源模塊使用 的電壓供電。 AD9984A的寄存器配置