【正文】 六參考文獻(xiàn)1.《電子技術(shù)基礎(chǔ)》，康華光 主編，高等教育出版社； [M].武漢：華中理工大學(xué)出版社3.《數(shù)字電路指南》，阮祁忠、蔡聲鎮(zhèn)編著，福建科學(xué)技術(shù)出版社[M].北京：高等教育出版社不過總體的功能跟效果還是達(dá)到要求。這樣第二部分的4066的模擬開關(guān)斷開，控制第二部分的模擬開關(guān)斷開使第二部分的電路不工作。即可實現(xiàn)交替循環(huán)工作！三總原理圖及工作過程1．總原理圖2電路完整工作過程電路運(yùn)行時第一部分的555多諧振蕩器首先工作不斷的給控制著3組燈（3個一組）的4017芯片送去脈沖，從而使4017的十個輸出端依次為輸出高電平。在此電路中觸發(fā)器的J，K 和清零端都接高電平。）設(shè)計過程中各個單元的詳細(xì)原理、電路圖和仿真狀態(tài)如下：第一部分電路：實現(xiàn)3個一組紅燈，后黃燈，再綠燈，分別依次跑動一次的電路，電路如下圖：此電路主要用到一個555多諧振蕩器和一個4017芯片，4017芯片有十個輸出端口，而每3個一組的燈都接一個4017的輸出端口，這樣可控制任務(wù)中的9組燈。以此循環(huán)。分析彩燈控制器的組成、各部分功能及工作原理。將其確實的與我們生活相聯(lián)系起來。這種彩燈控制器結(jié)構(gòu)往往有芯片過多、電路復(fù)雜、功率損耗大等缺點而且價格昂貴。begin if(rst=39。begin ifclker39。event and clker=39。m:out std_logic_vector(6 downto 0)。在反復(fù)調(diào)試中，最后還是成功了，但原理還不是很清楚。if temp1=2 then clk1 發(fā)聲電路模塊 程序仿真圖綜合以上各模塊程序仿真圖如下：課程設(shè)計說明書 程序仿真圖課程設(shè)計說明書 下載 芯片選定選擇Assignments→devives然后選擇芯片,芯片設(shè)定界面如圖51所示： 芯片選定選擇Assignments→Pins然后設(shè)定引腳,引腳設(shè)定界面如圖52所示：課程設(shè)計說明書 引腳設(shè)定 程序下載引腳設(shè)定好后，將下載盒子插到USB接口，點擊，選擇Hardward和start當(dāng)下載到100%時,就可以通過試驗箱進(jìn)行驗證,下載驗證如圖53所示： 程序下載 結(jié)果顯示程序下載到實驗板上完成后，程序運(yùn)行結(jié)果在實驗板上得到實現(xiàn)，八個LED發(fā)光二極管變換產(chǎn)生六種不同的花型樣式，七段譯碼管顯示與之對應(yīng)的變換的花課程設(shè)計說明書型序號A,B,C,D,E,F，同時LED譯碼管也開始計時，到達(dá)10秒后變換到下一個花型，蜂鳴器也對應(yīng)不同花型發(fā)出不同的聲音，程序運(yùn)行結(jié)果顯示正確。)then pr_statea7:process(pr_state)begin casepr_state is when a= x x課程設(shè)計說明書x x x x 顯示電路模塊課程設(shè)計說明書發(fā)生電路采用蜂鳴器，而蜂鳴器是一種一體化結(jié)構(gòu)的電子訊響器，采用直流電壓供電，廣泛應(yīng)用于計算機(jī)、打印機(jī)、復(fù)印機(jī)、報警器、電子玩具、電話機(jī)、定時器等電子產(chǎn)品中作發(fā)聲器件，它分為有源蜂鳴器和無源蜂鳴器兩種，有源蜂鳴器直接接上額定電源就可連續(xù)發(fā)聲，而無源蜂鳴器工作需要加入其理想信號方波，該課程設(shè)計采用無源蜂鳴器。圖 模塊組成 程序分析及仿真花型控制電路模塊是8 路彩燈電路的核心部分。 設(shè)計過程思路分析，分別為彩燈控制器的整體復(fù)位，計時時鐘脈沖以及發(fā)聲器分頻時鐘脈沖,輸出信號要能表示彩燈控制器六種種以上不同的花型，表示每種花型持續(xù)的時間（10秒鐘）和花型序號以及每種花型對課程設(shè)計說明書應(yīng)發(fā)出不用的聲音。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。因為VHDL的硬件描述與工藝無關(guān)，當(dāng)工藝改變時，只需修改相應(yīng)程序中的屬性參數(shù)即可。，靈活且方便，而且也便于設(shè)計結(jié)果的交流、保存和重用。但這些硬件描述語言差異很大，各自只能在自己的特定設(shè)計環(huán)境中使用，這給設(shè)計者之間的相互交流帶來了極大的困難。1993年，IEEE對VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的10761993版本。其中VHDL、Verilog和現(xiàn)在的EDA設(shè)計中使用最多，并且我們學(xué)習(xí)的是VHDL的編程方法和實用技術(shù)。此程序通過下載到特定芯片后，可應(yīng)用于實際的控制器系統(tǒng)中。1993年，IEEE對VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的10761993版本?？梢哉f電子EDA技術(shù)已經(jīng)成為電子工業(yè)領(lǐng)域不可缺少的技術(shù)支持。u3: color8 port map(clk=h1，rst=rst，q=q)。y:out std_logic)。entity balucaideng is port(clk,s,rst:in std_logic。 then ssqqqqqqqqqqqqwhen “01100”=qqqqqqqqqqqqqqqqqqnull。use 。library ieee。architecture behav of fenpin2 is beginprocess(clk)variable clkk1:std_logic:=39。end if。entity color8 is port(clk,rst :in std_logic。entity mux21 is port(a,b,s:in std_logic。event and clk=39。系統(tǒng)硬件單元電路設(shè)計 實驗程序：library ieee。設(shè)計完成后，通過仿真驗證與設(shè)計要求進(jìn)行對比，檢驗設(shè)計是否正確。139。count_out : OUT integer range 0 to 3)。)THENtemp:=temp+1。END counter_32。end case。ENTITY caideng ISPORT（input : IN INTEGER RANGE 0 TO 31。139。4選1選擇器LIBRARY ieee。139。end if。begin if rst=39。139。end if。begin if rst=39?？偟膩碚f，通過這次課程設(shè)計不僅鍛煉了我們的動手和動腦能力，也使我懂得了理論與實際相結(jié)合的重要性，只有理論知識是遠(yuǎn)遠(yuǎn)不夠的，要把所學(xué)的理論知識與實踐相結(jié)合起來，才能提高自己的實際動手能力和獨立思考的能力。圖324 4選1選擇器5)4進(jìn)制計數(shù)器模塊4進(jìn)制計數(shù)器作為選擇器的輸入來控制選擇器選擇不同的頻率作為輸出控制揚(yáng)聲器工作。圖322 32進(jìn)制計數(shù)器3)彩燈控制模塊彩燈控制模塊用來直接控制彩燈的輸出，使彩燈表現(xiàn)出不同的花樣。圖311 模式6結(jié)構(gòu)圖 模塊設(shè)計1)集成分頻器模塊設(shè)計要求顯示不同的彩燈的時候要伴隨不同的音樂，所以設(shè)計分頻器來用不同的頻率控制不同的音樂輸出。正所謂“紙上談兵終覺淺，覺知此事要躬行。而CLR是控制開關(guān)。ponent showcontrol is定義元件：顯示電路port(clk: in std_logic。opt:in std_logic。end case。輸入時鐘信號 clr: in std_logic。end timecontrol。 代碼描述 時序控制電路部分程序如下： library ieee。圖二四選一控制器功能是從分頻器中選擇不同頻率的時鐘信號送給彩燈控制器 ,實現(xiàn)彩燈閃爍的頻率變化。應(yīng)充分利用DL “自頂向下” 的設(shè)計優(yōu)點以及層次化的設(shè)計概層次概念對于設(shè)計復(fù)雜的數(shù)字系統(tǒng)是非常沈陽理工大學(xué)EDA技術(shù)課程設(shè)計報告有用它使得人們可以從簡單的單元入手 ,逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng)。第一篇：EDA課程設(shè)計彩燈控制器沈陽理工大學(xué)EDA技術(shù)課程設(shè)計報告1設(shè)計目的熟練掌握EDA技術(shù)利用計算機(jī)方面的課程解決專業(yè)課程方面點具體問題，達(dá)到解決問題，完成課程設(shè)計任務(wù)，培養(yǎng)實踐的目的。首先應(yīng)進(jìn)行系統(tǒng)模塊的劃分 ,規(guī)定每一模塊的功能以及各個模塊之間的接口。彩燈控制電路是整個設(shè)計的核心 ,它負(fù)責(zé)整個設(shè)計的輸出效果即各種彩燈圖案的樣式變化。use 。architecture one of timecontrol is signal clk_tmp: std_logic。復(fù)位信號led: out std_logic_vector(15 downto 0))。end if。led: out std_logic_vector(15 downto 0))。clr: in std_logic。且從圖中可以看出，當(dāng)復(fù)位信號為高電平時，電路時鐘輸出清零，當(dāng)快慢信號OPT為低電平時，時序控制電路四分頻起作用，當(dāng)快慢信號OPT為高電平時，時序控制電路八分頻起作用，仿真結(jié)果符合電路要求。”學(xué)習(xí)任何知識，都要進(jìn)行實踐，只有那樣才能達(dá)到事半功倍的效果。模塊說明：Rst:輸入信號 復(fù)位信號 用來復(fù)位集成分頻器的輸出使輸出為“0”，及沒有音樂輸出。Rst:輸入信號 使彩燈控制模塊的輸出為“00000000”，即讓彩燈無輸出。Clk:輸入信號 來為計數(shù)器提供工作頻率。在我們的共同努力和指導(dǎo)老師的指引下我們圓滿的完成了彩燈控制器的設(shè)計，實現(xiàn)了設(shè)計目的。139。end if。thenif b=5 thenb:=0。139。end if。thenif d=9 thend:=0。USE 。)then outputelsecase inp iswhen 0=outputwhen 1=outputwhen 2=outputwhen 3=outputwhen others=null。rst:in std_logic。end if。ARCHITECTURE a OF counter_32 IS BEGIN PROCESS(rst,clk)variable temp:integer range 0 to 32。if(temp=32)thentemp:=0。END counter_4。)THENtemp:=temp+1。三、課程設(shè)計的內(nèi)容編寫硬件描述語言VHDL程序，設(shè)計一個兩種節(jié)拍、三種花型循環(huán)變化的8路彩燈控制器。use 。139。y:out std_logic)。q:out std_logic_vector(7 downto 0))。end process。039。use 。use 。end case。q:out std_logic_vector(7 downto 0))。end ponent。end。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計方法，VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（Top to Down）和基于庫（LibraryBased）的設(shè)計的特點。現(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。本文基于FPGA開發(fā)系統(tǒng)，在QuartusII ，完成了自動售貨機(jī)控制器的設(shè)計和與仿真，并下載到試驗箱進(jìn)行硬件實現(xiàn)。VHDL的英文全名是VHSIC（Very High Speed Integrated Circuit）Hardware Description Language,由IEEE（The Institute of Electrical and Electronics Engineets）進(jìn)一步發(fā)展，并在1987年作為“IEEE標(biāo)準(zhǔn)1076”公布?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。因此，開發(fā)一種強(qiáng)大的、標(biāo)準(zhǔn)化的硬件描述語言作為可相互交流的設(shè)計環(huán)境已勢在必行。，方便了工藝的轉(zhuǎn)換。課程設(shè)計說明書 Quartus II介紹 Quartus II軟件介紹Quartus II 是Altera公司單芯片可編程系統(tǒng)(SOPC)設(shè)計的綜合性環(huán)境,也是適合SOPC的最全面的設(shè)計環(huán)境。Maxplus II 作為Altera的上一代PLD設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。系統(tǒng)框圖如下:主要模塊組成：花型控制模塊和顯示電路模塊以及蜂鳴器發(fā)聲模塊。它主控著8 路彩燈的花型種類。對于每種花型顯示時對應(yīng)發(fā)出不用的聲音，這里就需要對其中輸入的時鐘信號進(jìn)行分頻，改變temp的值能產(chǎn)生出不同頻率的聲音。如下圖：圖 實驗板課程設(shè)計說明書 設(shè)計總結(jié)通過這次課程設(shè)計對ＥＤＡ技術(shù)有了更進(jìn)一步的熟悉，VHDL 語言和Ｃ語言等其他語言還是有很大的區(qū)別。同時，在課程設(shè)計過程中通過與老師、同學(xué)的交流，也了解了他們對于這門技術(shù)的看法和今后這門技術(shù)的發(fā)展方向，也感謝老