【正文】 六參考文獻(xiàn)1.《電子技術(shù)基礎(chǔ)》，康華光 主編，高等教育出版社； [M].武漢：華中理工大學(xué)出版社3.《數(shù)字電路指南》，阮祁忠、蔡聲鎮(zhèn)編著，福建科學(xué)技術(shù)出版社[M].北京：高等教育出版社不過(guò)總體的功能跟效果還是達(dá)到要求。這樣第二部分的4066的模擬開(kāi)關(guān)斷開(kāi)，控制第二部分的模擬開(kāi)關(guān)斷開(kāi)使第二部分的電路不工作。即可實(shí)現(xiàn)交替循環(huán)工作！三總原理圖及工作過(guò)程1．總原理圖2電路完整工作過(guò)程電路運(yùn)行時(shí)第一部分的555多諧振蕩器首先工作不斷的給控制著3組燈（3個(gè)一組）的4017芯片送去脈沖，從而使4017的十個(gè)輸出端依次為輸出高電平。在此電路中觸發(fā)器的J，K 和清零端都接高電平。）設(shè)計(jì)過(guò)程中各個(gè)單元的詳細(xì)原理、電路圖和仿真狀態(tài)如下：第一部分電路：實(shí)現(xiàn)3個(gè)一組紅燈，后黃燈，再綠燈，分別依次跑動(dòng)一次的電路，電路如下圖：此電路主要用到一個(gè)555多諧振蕩器和一個(gè)4017芯片，4017芯片有十個(gè)輸出端口，而每3個(gè)一組的燈都接一個(gè)4017的輸出端口，這樣可控制任務(wù)中的9組燈。以此循環(huán)。分析彩燈控制器的組成、各部分功能及工作原理。將其確實(shí)的與我們生活相聯(lián)系起來(lái)。這種彩燈控制器結(jié)構(gòu)往往有芯片過(guò)多、電路復(fù)雜、功率損耗大等缺點(diǎn)而且價(jià)格昂貴。begin if(rst=39。begin ifclker39。event and clker=39。m:out std_logic_vector(6 downto 0)。在反復(fù)調(diào)試中，最后還是成功了，但原理還不是很清楚。if temp1=2 then clk1 發(fā)聲電路模塊 程序仿真圖綜合以上各模塊程序仿真圖如下：課程設(shè)計(jì)說(shuō)明書(shū) 程序仿真圖課程設(shè)計(jì)說(shuō)明書(shū) 下載 芯片選定選擇Assignments→devives然后選擇芯片,芯片設(shè)定界面如圖51所示： 芯片選定選擇Assignments→Pins然后設(shè)定引腳,引腳設(shè)定界面如圖52所示：課程設(shè)計(jì)說(shuō)明書(shū) 引腳設(shè)定 程序下載引腳設(shè)定好后，將下載盒子插到USB接口，點(diǎn)擊，選擇Hardward和start當(dāng)下載到100%時(shí),就可以通過(guò)試驗(yàn)箱進(jìn)行驗(yàn)證,下載驗(yàn)證如圖53所示： 程序下載 結(jié)果顯示程序下載到實(shí)驗(yàn)板上完成后，程序運(yùn)行結(jié)果在實(shí)驗(yàn)板上得到實(shí)現(xiàn)，八個(gè)LED發(fā)光二極管變換產(chǎn)生六種不同的花型樣式，七段譯碼管顯示與之對(duì)應(yīng)的變換的花課程設(shè)計(jì)說(shuō)明書(shū)型序號(hào)A,B,C,D,E,F，同時(shí)LED譯碼管也開(kāi)始計(jì)時(shí)，到達(dá)10秒后變換到下一個(gè)花型，蜂鳴器也對(duì)應(yīng)不同花型發(fā)出不同的聲音，程序運(yùn)行結(jié)果顯示正確。)then pr_statea7:process(pr_state)begin casepr_state is when a= x x課程設(shè)計(jì)說(shuō)明書(shū)x x x x 顯示電路模塊課程設(shè)計(jì)說(shuō)明書(shū)發(fā)生電路采用蜂鳴器，而蜂鳴器是一種一體化結(jié)構(gòu)的電子訊響器，采用直流電壓供電，廣泛應(yīng)用于計(jì)算機(jī)、打印機(jī)、復(fù)印機(jī)、報(bào)警器、電子玩具、電話機(jī)、定時(shí)器等電子產(chǎn)品中作發(fā)聲器件，它分為有源蜂鳴器和無(wú)源蜂鳴器兩種，有源蜂鳴器直接接上額定電源就可連續(xù)發(fā)聲，而無(wú)源蜂鳴器工作需要加入其理想信號(hào)方波，該課程設(shè)計(jì)采用無(wú)源蜂鳴器。圖 模塊組成 程序分析及仿真花型控制電路模塊是8 路彩燈電路的核心部分。 設(shè)計(jì)過(guò)程思路分析，分別為彩燈控制器的整體復(fù)位，計(jì)時(shí)時(shí)鐘脈沖以及發(fā)聲器分頻時(shí)鐘脈沖,輸出信號(hào)要能表示彩燈控制器六種種以上不同的花型，表示每種花型持續(xù)的時(shí)間（10秒鐘）和花型序號(hào)以及每種花型對(duì)課程設(shè)計(jì)說(shuō)明書(shū)應(yīng)發(fā)出不用的聲音。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。因?yàn)閂HDL的硬件描述與工藝無(wú)關(guān)，當(dāng)工藝改變時(shí)，只需修改相應(yīng)程序中的屬性參數(shù)即可。，靈活且方便，而且也便于設(shè)計(jì)結(jié)果的交流、保存和重用。但這些硬件描述語(yǔ)言差異很大，各自只能在自己的特定設(shè)計(jì)環(huán)境中使用，這給設(shè)計(jì)者之間的相互交流帶來(lái)了極大的困難。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的10761993版本。其中VHDL、Verilog和現(xiàn)在的EDA設(shè)計(jì)中使用最多，并且我們學(xué)習(xí)的是VHDL的編程方法和實(shí)用技術(shù)。此程序通過(guò)下載到特定芯片后，可應(yīng)用于實(shí)際的控制器系統(tǒng)中。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的10761993版本?？梢哉f(shuō)電子EDA技術(shù)已經(jīng)成為電子工業(yè)領(lǐng)域不可缺少的技術(shù)支持。u3: color8 port map(clk=h1，rst=rst，q=q)。y:out std_logic)。entity balucaideng is port(clk,s,rst:in std_logic。 then ssqqqqqqqqqqqqwhen “01100”=qqqqqqqqqqqqqqqqqqnull。use 。library ieee。architecture behav of fenpin2 is beginprocess(clk)variable clkk1:std_logic:=39。end if。entity color8 is port(clk,rst :in std_logic。entity mux21 is port(a,b,s:in std_logic。event and clk=39。系統(tǒng)硬件單元電路設(shè)計(jì) 實(shí)驗(yàn)程序：library ieee。設(shè)計(jì)完成后，通過(guò)仿真驗(yàn)證與設(shè)計(jì)要求進(jìn)行對(duì)比，檢驗(yàn)設(shè)計(jì)是否正確。139。count_out : OUT integer range 0 to 3)。)THENtemp:=temp+1。END counter_32。end case。ENTITY caideng ISPORT（input : IN INTEGER RANGE 0 TO 31。139。4選1選擇器LIBRARY ieee。139。end if。begin if rst=39。139。end if。begin if rst=39?？偟膩?lái)說(shuō)，通過(guò)這次課程設(shè)計(jì)不僅鍛煉了我們的動(dòng)手和動(dòng)腦能力，也使我懂得了理論與實(shí)際相結(jié)合的重要性，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，要把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)，才能提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。圖324 4選1選擇器5)4進(jìn)制計(jì)數(shù)器模塊4進(jìn)制計(jì)數(shù)器作為選擇器的輸入來(lái)控制選擇器選擇不同的頻率作為輸出控制揚(yáng)聲器工作。圖322 32進(jìn)制計(jì)數(shù)器3)彩燈控制模塊彩燈控制模塊用來(lái)直接控制彩燈的輸出，使彩燈表現(xiàn)出不同的花樣。圖311 模式6結(jié)構(gòu)圖 模塊設(shè)計(jì)1)集成分頻器模塊設(shè)計(jì)要求顯示不同的彩燈的時(shí)候要伴隨不同的音樂(lè)，所以設(shè)計(jì)分頻器來(lái)用不同的頻率控制不同的音樂(lè)輸出。正所謂“紙上談兵終覺(jué)淺，覺(jué)知此事要躬行。而CLR是控制開(kāi)關(guān)。ponent showcontrol is定義元件：顯示電路port(clk: in std_logic。opt:in std_logic。end case。輸入時(shí)鐘信號(hào) clr: in std_logic。end timecontrol。 代碼描述 時(shí)序控制電路部分程序如下： library ieee。圖二四選一控制器功能是從分頻器中選擇不同頻率的時(shí)鐘信號(hào)送給彩燈控制器 ,實(shí)現(xiàn)彩燈閃爍的頻率變化。應(yīng)充分利用DL “自頂向下” 的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概層次概念對(duì)于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常沈陽(yáng)理工大學(xué)EDA技術(shù)課程設(shè)計(jì)報(bào)告有用它使得人們可以從簡(jiǎn)單的單元入手 ,逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng)。第一篇：EDA課程設(shè)計(jì)彩燈控制器沈陽(yáng)理工大學(xué)EDA技術(shù)課程設(shè)計(jì)報(bào)告1設(shè)計(jì)目的熟練掌握EDA技術(shù)利用計(jì)算機(jī)方面的課程解決專(zhuān)業(yè)課程方面點(diǎn)具體問(wèn)題，達(dá)到解決問(wèn)題，完成課程設(shè)計(jì)任務(wù)，培養(yǎng)實(shí)踐的目的。首先應(yīng)進(jìn)行系統(tǒng)模塊的劃分 ,規(guī)定每一模塊的功能以及各個(gè)模塊之間的接口。彩燈控制電路是整個(gè)設(shè)計(jì)的核心 ,它負(fù)責(zé)整個(gè)設(shè)計(jì)的輸出效果即各種彩燈圖案的樣式變化。use 。architecture one of timecontrol is signal clk_tmp: std_logic。復(fù)位信號(hào)led: out std_logic_vector(15 downto 0))。end if。led: out std_logic_vector(15 downto 0))。clr: in std_logic。且從圖中可以看出，當(dāng)復(fù)位信號(hào)為高電平時(shí)，電路時(shí)鐘輸出清零，當(dāng)快慢信號(hào)OPT為低電平時(shí)，時(shí)序控制電路四分頻起作用，當(dāng)快慢信號(hào)OPT為高電平時(shí)，時(shí)序控制電路八分頻起作用，仿真結(jié)果符合電路要求?！睂W(xué)習(xí)任何知識(shí)，都要進(jìn)行實(shí)踐，只有那樣才能達(dá)到事半功倍的效果。模塊說(shuō)明：Rst:輸入信號(hào) 復(fù)位信號(hào) 用來(lái)復(fù)位集成分頻器的輸出使輸出為“0”，及沒(méi)有音樂(lè)輸出。Rst:輸入信號(hào) 使彩燈控制模塊的輸出為“00000000”，即讓彩燈無(wú)輸出。Clk:輸入信號(hào) 來(lái)為計(jì)數(shù)器提供工作頻率。在我們的共同努力和指導(dǎo)老師的指引下我們圓滿的完成了彩燈控制器的設(shè)計(jì)，實(shí)現(xiàn)了設(shè)計(jì)目的。139。end if。thenif b=5 thenb:=0。139。end if。thenif d=9 thend:=0。USE 。)then outputelsecase inp iswhen 0=outputwhen 1=outputwhen 2=outputwhen 3=outputwhen others=null。rst:in std_logic。end if。ARCHITECTURE a OF counter_32 IS BEGIN PROCESS(rst,clk)variable temp:integer range 0 to 32。if(temp=32)thentemp:=0。END counter_4。)THENtemp:=temp+1。三、課程設(shè)計(jì)的內(nèi)容編寫(xiě)硬件描述語(yǔ)言VHDL程序，設(shè)計(jì)一個(gè)兩種節(jié)拍、三種花型循環(huán)變化的8路彩燈控制器。use 。139。y:out std_logic)。q:out std_logic_vector(7 downto 0))。end process。039。use 。use 。end case。q:out std_logic_vector(7 downto 0))。end ponent。end。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法，VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（Top to Down）和基于庫(kù)（LibraryBased）的設(shè)計(jì)的特點(diǎn)。現(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。本文基于FPGA開(kāi)發(fā)系統(tǒng)，在QuartusII ，完成了自動(dòng)售貨機(jī)控制器的設(shè)計(jì)和與仿真，并下載到試驗(yàn)箱進(jìn)行硬件實(shí)現(xiàn)。VHDL的英文全名是VHSIC（Very High Speed Integrated Circuit）Hardware Description Language,由IEEE（The Institute of Electrical and Electronics Engineets）進(jìn)一步發(fā)展，并在1987年作為“IEEE標(biāo)準(zhǔn)1076”公布?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。因此，開(kāi)發(fā)一種強(qiáng)大的、標(biāo)準(zhǔn)化的硬件描述語(yǔ)言作為可相互交流的設(shè)計(jì)環(huán)境已勢(shì)在必行。，方便了工藝的轉(zhuǎn)換。課程設(shè)計(jì)說(shuō)明書(shū) Quartus II介紹 Quartus II軟件介紹Quartus II 是Altera公司單芯片可編程系統(tǒng)(SOPC)設(shè)計(jì)的綜合性環(huán)境,也是適合SOPC的最全面的設(shè)計(jì)環(huán)境。Maxplus II 作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。系統(tǒng)框圖如下:主要模塊組成：花型控制模塊和顯示電路模塊以及蜂鳴器發(fā)聲模塊。它主控著8 路彩燈的花型種類(lèi)。對(duì)于每種花型顯示時(shí)對(duì)應(yīng)發(fā)出不用的聲音，這里就需要對(duì)其中輸入的時(shí)鐘信號(hào)進(jìn)行分頻，改變temp的值能產(chǎn)生出不同頻率的聲音。如下圖：圖 實(shí)驗(yàn)板課程設(shè)計(jì)說(shuō)明書(shū) 設(shè)計(jì)總結(jié)通過(guò)這次課程設(shè)計(jì)對(duì)ＥＤＡ技術(shù)有了更進(jìn)一步的熟悉，VHDL 語(yǔ)言和Ｃ語(yǔ)言等其他語(yǔ)言還是有很大的區(qū)別。同時(shí)，在課程設(shè)計(jì)過(guò)程中通過(guò)與老師、同學(xué)的交流，也了解了他們對(duì)于這門(mén)技術(shù)的看法和今后這門(mén)技術(shù)的發(fā)展方向，也感謝老