【正文】 因此 ， 可以看出 ， 在具體的 設(shè)計當(dāng) 中要根據(jù)系 統(tǒng)資源和具體 設(shè)計 要求 兩 方面 來 具體的考 慮 。 為 了提高系 統(tǒng) 的性 能，串行 濾 波器在 實現(xiàn)時 也采用了流水 線 技術(shù) ， 由于流水 線 造成的 輸 出 滯 后 ， 數(shù) 據(jù) 從輸 入到有效 輸 出要 經(jīng)過 18 個時鐘 周期的延 時 。 其模 塊 符 號 如下 23 圖 存模 塊 I R 濾 波器串行方式 實現(xiàn) 的系 統(tǒng) 分析 根據(jù)前而的各模 塊 的 設(shè)計實現(xiàn) ， 生成的 FIR 串行方式的 頂層 原理 圖 I R濾 波器串行方式 實現(xiàn) 24 串行 FIR 濾 波器的 擴 展 應(yīng) 用 串行 濾 波器的 輸 入采用 并 行 ， 而 輸 出采用串行方式 ， 而且 數(shù) 據(jù)也采用 2 進 制 補碼 表示。add_sub=’0’。 acc_clr=’1’。add_sub=’0’。 end controler。 22 USE 。 end case。 when”1001”=table_out=”11111000”。 when”0001”=table_out=”00101000”。 其模 塊 符 號 如下 20 圖 塊 塊 查 找表 單 元 ， 該 模 塊 的 頂層 代 碼 如下 : LIBRARY ieee。 end preadd。 該模 塊 的 頂層 代 碼 如下 : LIBRARY ieee。 end if。 clk， p2s_load: in std_logic。 雖 然如此 ， 但是如果我 們 把系 數(shù) 的 個數(shù) 限制在 4 個 或是 8 個 的 時 候，再加上流水 線 寄存器 ， 這個 代價 還 是 值 得 的。全 并 行 實現(xiàn) 方法可以利用流水 線 技 術(shù) ， 將復(fù)雜 的 數(shù) 字 邏輯電 路分 級實現(xiàn) 。 并 行 結(jié)構(gòu) 的改 進 傳統(tǒng) 的 線 性 FIR 濾 波器的 實現(xiàn)結(jié)構(gòu) 如下 圖 所示 X ( 7 ) X ( 6 ) X ( 5 ) X ( 4 )X ( 0 ) X ( 1 ) X ( 2 ) X ( 3 ) 圖 性 FIR濾 波器的 實現(xiàn)結(jié)構(gòu) 16 模 塊 的 劃 分 并 行 F I R 濾 波 器 實 現(xiàn)A / D 模 塊預(yù) 相 加 模 塊乘 累 加 模 塊并 行 延 時 模 塊 加 法 器 組 抽 頭 系 數(shù) 模 塊 移 位 相 加 模 塊 圖 并行模塊結(jié)構(gòu)圖 數(shù) 字 濾 波器 處 理的是 數(shù) 字信 號 ， 首先必 須將 模 擬 信 號經(jīng)過 A/D 轉(zhuǎn)換 成離散的信 號 ， 由于 條 件的限制 ， 此 過 程是通 過 Matlab 來實現(xiàn) 的。 ModelSim 是全世界 應(yīng) 用最廣的 VHDL 和 VHDL/Verilog 混合 語 言仿 真 器 ， 也是成 長 速度最快的 Verilog 仿 真 器 ， 不但深受客 戶歡 迎 ， 也 證 明 Model Technology 努力提供最好的模 擬 技 術(shù) 、工作效能、技 術(shù) 支持和價格。通常 ， 綜 合器首先必 須給 定所要 實現(xiàn) 的硬件 結(jié)構(gòu)參數(shù) ， 硬件 結(jié)構(gòu)參數(shù) 的功能 將軟 件描述 與給 定的硬件 結(jié)構(gòu) 以一定的方式 聯(lián) 系起 來 。 這個開發(fā) 系 統(tǒng) 提供了友好的用 戶 界面 ， 具有強大的 開發(fā)設(shè)計 功能。 Virtex Ⅱ采用 數(shù) 控阻抗匹配（ DCI， Digitally Controlled Impedance）技 術(shù) Virtex， 從而可以 減 小因阻抗匹配 問題 而造成的系 統(tǒng) 不 穩(wěn) 定性。 當(dāng)產(chǎn) 品的 產(chǎn) 量 達 到相 當(dāng) 的 數(shù) 量 時 ， 采用 VHDL 進行的 設(shè)計 很容易 轉(zhuǎn)換 成 專 用的集成 電 路 來實現(xiàn) ， 僅僅 需要更 換 不同的 庫 重行 進 行 綜 合。在方框一 級進 行仿 真 、 糾錯 ， 并 用硬件描述 語 言 對 高 層 次的系 統(tǒng)進 行描述 ， 在系 統(tǒng) 一 級進 行 驗證 。 硬件描 述 語 言 VHDL 及 數(shù) 字系 統(tǒng)設(shè)計 方法 由 傳統(tǒng) 的“ Bottomup”（自底向上） 設(shè)計 方法改 變?yōu)?一 種 新的“ Topdown”（自 頂 向下） 設(shè)計 方法。功能仿 真僅對設(shè)計 描述的 邏輯 功能 進VHDL 語言描述描述 VHDL 語言級功能仿真 編譯、綜合、將語言轉(zhuǎn)化為門電路 全時序邏輯優(yōu)化 門級電路仿真 可測性分析和測試電路自動生 成 CPLD實現(xiàn) 系統(tǒng)劃分 約束驅(qū)動 ASIC實現(xiàn) 系統(tǒng)完成 10 行 測試 ， 以了解其 現(xiàn)實 功能是否 滿 足原 設(shè)計 的要求 ， 對 于 設(shè)計 描述的 邏輯 功能 進 行 測試 模擬 ， 以了解其 實現(xiàn) 的功能是否 滿 足 設(shè)計 的要求，由于此 時 的仿 真 只是根據(jù) VHDL 的 語義進行的， 與 具體 電 路 沒 有 關(guān) 系 ， 仿 真過 程不涉及具體 器件的硬件特性，如延 遲 特性。 工作速度快 FPGA/CPLD 器件的工作速度快，一般 可以 達 到幾百兆赫 茲 ， 遠遠 大于 DSP 器件，同 時使用 FPGA 器件后 實現(xiàn) 系 統(tǒng) 所需要的 電 路 級數(shù) 又少 ， 因而整 個 系 統(tǒng) 的工作速度 會 得到提高。 使用 FPGA 器件 進 行 開發(fā) 的 優(yōu) 點 使用 FPGA 器件 設(shè)計數(shù) 字 電 路 ， 不 僅 可以 簡 化 設(shè)計過 程 ， 而且可以降低整 個 系 統(tǒng) 的體積 和成本 ， 增加 系 統(tǒng) 的可靠性。前 兩種 ASIC 的 設(shè)計 和制造都 離不開 器件生 產(chǎn)廠 家 ， 用 戶 主 動 性差。 這個階 段在集成 電 路 與電 子系 統(tǒng) 方法 學(xué) ， 以及 設(shè)計 工具集成方面 獲 得 眾 多成果 ， 與 CAD 相比，除了 純 粹的 圖 像 繪 制功能外 ， 又增加了 電 路功能 設(shè)計 和 結(jié)構(gòu)設(shè)計 ， 并 且通 過電氣連 接 網(wǎng)絡(luò) 表 將兩 者 結(jié) 合在一起 ， 實現(xiàn) 工程 設(shè)計 。其次，不能同 時標 定 紋 波因子（ ）和（ ）：在窗函 數(shù)設(shè)計 法上只能 設(shè) 定 。窗函 數(shù) 法 設(shè)計 的初衷是使 設(shè)計 的 濾 波器 頻 率特性 H( ) 頻 域 均方 誤 差最小意 義 下進 行逼近 ， 即 窗函 數(shù) 法就是被 稱為 窗函 數(shù) 的有限加 權(quán) 序列 來 修正 則 所需 h(n) 表示 為 ： h(n)= 當(dāng) nN1 及 n0 時 是有限序 以沖激 響應(yīng)對稱 H(n)=h(N1n)(n=0，1， 2， …N1)時 低通 濾 波器 說 明。 FIR 濾 波器的基本 結(jié)構(gòu) FIR 濾 波器的 構(gòu) 成形式主要有直接型、 級聯(lián) 型、 線 性相位 FIR 濾 波器的 結(jié)構(gòu) 等。 （ 2）此系 統(tǒng) 的 輸 出延 時時間長 。 并 根據(jù)此目的 進 行 進 一步的 研 究及拓展。第三 種 是采用市 場 上通用的 FIR 濾 波器集成 電 路 ， 但由于他 的通用性，很 難滿 足 設(shè)計 者 獨 特的要求。 國內(nèi) 外 研 究 現(xiàn)狀 和 發(fā) 展 動態(tài) 在 現(xiàn) 代信 號處 理和 電 子 應(yīng) 用技 術(shù)領(lǐng) 域， 濾 波器作 為 一 種 必不 可少的 組 成部分 處 在了一個 十分重要的位置 ， 并 日益 顯 示出其巨大的 應(yīng) 用價 值 。而目‘ 吞 吐量更高、能更好 的防止未授 權(quán)復(fù) 制、元器件和 開發(fā) 成本 的 進一步降低 ， 開發(fā)時間 也大大 縮 短。 與 模 擬濾 波相比， 數(shù) 字 濾 波具有一很突出的 優(yōu) 點。在數(shù)字處理中，濾波占有重要的地位。數(shù)字濾波在語 音和圖像處理、 HDTV、模式識別、譜分析等應(yīng)用中經(jīng)常用到。例如 它 可以 滿 足 濾 波器 對 幅度和相位特性的 嚴 格要求 ， 可以避免模擬濾 波所無法克服的 電壓 漂移、 溫 度漂移和噪 聲 等 問題 。 還 具有一在 線 路中可重 復(fù)編 程的特性。 盡 管 濾 波技 術(shù) 的 發(fā) 展到 現(xiàn) 在只有七十多年的 歷 史 ， 但 它 的 發(fā) 生 與發(fā) 展已 經(jīng)歷 了 諸 多 變 化 ， 作 為 一 種 信 號處 理的技 術(shù) 已相 當(dāng) 完善 ， 并 不 斷發(fā)揮 著其重要的作用。第四 種 是采用可 編 程 邏輯 器件 (PLD)的方法 來實現(xiàn) 。為 了確定使用的方法在 設(shè)計 FIR 濾 波器上是有效 并 且是 高效的，采用 查 找 表的 FIR 濾 波器 3 無 論 在速度上和所占用的 資 源上均 優(yōu) 于普通的 設(shè)計 方式 ， 因此可以確定采用 查 找 表 來設(shè)計FIR 濾 波器占有 優(yōu)勢 。 由上面的比 較 可以看出 ， FIR 濾 波器 還 是存在缺點的 ， 但采用 FPGA 進 行 FIR 濾 波器的設(shè)計 ， 運 用 FPGA 中的算法 來 提高速度 ， 縮 短延 遲時間 ， 可以使 FIR 濾 波 器符合指 標 的要求。 直接型 結(jié)構(gòu) 直接 FIR 模型的一 個變種稱為轉(zhuǎn) 置式 FIR 濾 波器， 級聯(lián) 型 如 將 分解 為 二 階 實 系 數(shù) 因子形式： H(z)= = 便可得二 階級聯(lián)結(jié)構(gòu) 。低通 濾 波器的 頻 率 響應(yīng) 函 數(shù) H( ) 如下： H( )= ， 0 利用反傅里葉 變換 公式求出 對應(yīng) 的沖激 響應(yīng) h(n) 為 ： 幾 種 窗函 數(shù) ： 設(shè)計 FIR 濾 波器常用的窗函 數(shù) 有：矩形窗函 數(shù) 、三角窗函 數(shù) 、 漢 寧窗函 數(shù) 、海明窗函數(shù) 、布 萊 克曼窗函 數(shù) 和 凱 塞窗函 數(shù) 。最后，近似 誤 差在 頻帶區(qū)間 上不是均 勻 分布的 ， 在靠近 頻帶邊緣誤 差越大 ， 遠 離 頻帶邊緣誤 差越小。 CAE 主要功能是原理 圖輸 入， 邏輯 仿 真 、 電 路分析、自 動 布局布 線 ， PCB 后分析等。 隨 著微 電 子技 術(shù) 的 發(fā) 展 ， 用 戶 都愿意自己 設(shè)計專 用集成電 路芯片 ， 并盡 可能 縮 短 設(shè)計 周期 ， 并 比 較 方便 對設(shè)計進 行修改。使用 FPGA 器件 設(shè)計數(shù) 字 電 路的主要 優(yōu) 點如下 ： 活 使用 FPGA 器件，可不受 標 準器件在 邏輯 功能上的限制 ， 而且修改 邏輯 器件在系 統(tǒng)設(shè)計 和使用 過 程的任一 階 段中 進 行 ， 并 且只 須 通 過對 所用的 FPGA 器件 進 行重新 編輯 即可完成， 給 系 統(tǒng)設(shè)計 提供了很大的 靈 活性。 （ 1）增加系 統(tǒng) 的保密性 9 （ 2）很多 FPGA 具有加密功能，在系 統(tǒng) 中廣泛的使用 FPGA 可以有效防止 產(chǎn) 品被他人仿制。 設(shè)計 的第三步是 綜 合 ， 將軟 件 設(shè)計與 硬件的可 實現(xiàn) 性掛 鉤 ， 這 是 軟 件化 為 硬件 電 路的關(guān)鍵 步 驟 。 硬件描述 語 言 VHDL 簡 介 硬件描述 語 言 VHDL 是一 種 用于 設(shè)計 硬件 電 子系 統(tǒng) 的 計 算機 語 言 ， 它 用 軟 件 編 程的方式 來 描述 電 子系 統(tǒng) 的 邏輯 功能、 電 路 結(jié)構(gòu) 和 連結(jié) 形式。然后利用 綜 合 優(yōu) 化工具生成具體 門電 路的 網(wǎng) 表 ， 其 對應(yīng) 的物理 實現(xiàn)級 可以是 FPGA 電路或 專業(yè) 集成 電 路。 基 于 VHDL 的 眾 多 優(yōu) 點以及今后的 設(shè)計趨勢 ， 本人利用 VHDL 語 言 設(shè)計數(shù) 字系 統(tǒng) 的方法。 VirtexⅡ 內(nèi) 部含有更加豐富的布 線資源， 從 而保 證 FPGA 邏輯資 源的最大利用率。在 這個系 統(tǒng) 的 開發(fā)環(huán) 境下 ， 設(shè)計 人 員 可以完成 從設(shè)計輸 入到 設(shè)計 仿 真 、 從設(shè)計編譯 到器件 編 程的全部 過 程 ， 而且 這 些操作可以在一 個圖 形界面下完成。也就是 說 ， 綜 合器是 軟件 與 硬件 實現(xiàn) 的 橋 梁。 ModelSim 產(chǎn) 品架 構(gòu) 采用多 項 先 進 技 術(shù) ， 例如最佳化直接 編譯 (Optimized Direct Compile )， 單 核心模 擬 （ Single Kernel Simulation ） 和TCL/TK。 2． 并 行 時 延模 塊 A/D 模 塊 的采 樣數(shù) 據(jù)送到 并 行 時 延模 塊 ， 在每 個時鐘 周期 ， 把一 組數(shù) 據(jù)向下移 動 一位 ， 而且前面介 紹 的 VirtexI I 器件中的 邏輯單 元具有同步使能的可 編 程 觸發(fā) 器。 這樣 ，每一 級 的 電 路 結(jié)構(gòu) 得到 簡 化 ， 從 而 減 少 輸 入到 輸 出 間 的 電 路 延 時 ， 在 較 小的 時鐘 周期 內(nèi) 就能 夠 完成 這 一 級 的 電 路功能。 4. 3 串行 FIR 數(shù) 字 濾 波器的硬件 實現(xiàn) 設(shè)計 思想 與實現(xiàn) 根據(jù)串行 FIR 濾 波器的特點， 本人采用 TOPDOWN 的 設(shè)計 方式，先 進 行模 塊 的 劃 分，具體 劃 分 為 以下模 塊 F I R 濾 波 器 的串 行 方 式鎖 存 模 塊移 位 寄 存 模 塊