基于dspbuilder的fir數(shù)字濾波器的仿真設(shè)計(jì)-免費(fèi)閱讀
【正文】 通過(guò)這次畢業(yè)設(shè)計(jì)，我不僅鞏固以前所學(xué)的知識(shí)，并且又新學(xué)到了不少的有用的知識(shí)，不但使我提高了自己的能力也知道了自己的不足。圖817 導(dǎo)出系數(shù)對(duì)話框在該窗口中，選擇導(dǎo)出到工作區(qū)（Workspace）。點(diǎn)擊Optimization按鈕，打開圖813所示的對(duì)話框。圖中列出了FDATool計(jì)算的19階直接I型FIR濾波器的部分系數(shù)。圖85 FIR濾波器的相頻響應(yīng)3. 圖86顯示了濾波器幅頻特性與相頻特性的比較。（四）濾波器分析計(jì)算完FIR濾波器系統(tǒng)分析后，往往需要對(duì)設(shè)計(jì)好的FIR濾波器進(jìn)行相關(guān)的性能分析，以便了解該濾波器是否滿足設(shè)計(jì)要求。 Analysis Tool），可以完成多種濾波器的設(shè)計(jì)、分析和性能評(píng)估。把5個(gè)子系統(tǒng)fir4tap的輸入端口y連接起來(lái)，接入一個(gè)5輸入端口的加法器，得到FIR濾波器的輸出。圖76 直接I型4階FIR濾波器節(jié)圖76中相關(guān)模塊的參數(shù)設(shè)置如下：xin、hnhnhnhn4模塊：（Altbus）庫(kù)：Altera DSP Buider中Bus Manipulation庫(kù)參數(shù)“Bus Type”設(shè)為“signed Integer”參數(shù)“Node Type” 設(shè)為“Input port”參數(shù)“number of bits”設(shè)為“9”yn模塊：（Altbus）庫(kù)：Altera DSP Buider中Bus Manipulation庫(kù)參數(shù)“Bus Type”設(shè)為“signed Integer”參數(shù)“Node Type” 設(shè)為“output port”參數(shù)“number of bits”設(shè)為“20”xn4模塊：（Altbus）庫(kù)：Altera DSP Buider中Bus Manipulation庫(kù)參數(shù)“Bus Type”設(shè)為“signed Integer”參數(shù)“Node Type” 設(shè)為“output port”參數(shù)“number of bits”設(shè)為“9”Parallel Adder Subtractor模塊：(Parallel Adder Subtractor)庫(kù)：Altera DSP Buider中Arithmetic庫(kù)參數(shù)“Add(+)Sub()”設(shè)為“++++”使用“Pipeline”參數(shù)“Clock Phaese Selectioon”設(shè)為“1”Delay、DelayDelayDelay3模塊：(Delay)庫(kù)：Altera DSP Buider中Storage庫(kù)參數(shù)“Depth”設(shè)為“1”參數(shù)“Clock Phase Selectioon”設(shè)為“1”Product模塊：(Product)庫(kù)：Altera DSP Buider中Arithmetic庫(kù)參數(shù)“Pipeline”設(shè)為“2”參數(shù)“Clock Phase Selectioon”設(shè)為“1”不選擇“Use LPM”（三）20階FIR濾波器模型設(shè)計(jì)利用以上設(shè)計(jì)的4階FIR濾波器節(jié)可以方便地搭成4n階直接I型FIR濾波器（注意：）。（二）4階FIR濾波器節(jié)的設(shè)計(jì)對(duì)于直接I型FIR濾波器是可以級(jí)聯(lián)的，結(jié)構(gòu)見(jiàn)圖74，也就是說(shuō)，在濾波器系數(shù)可改變的情況下，可以預(yù)先設(shè)計(jì)好一個(gè)FIR濾波器節(jié)，在實(shí)際應(yīng)用中通過(guò)不斷地調(diào)用FIR濾波器節(jié)，將其級(jí)聯(lián)起來(lái)，用來(lái)完成多階FIR濾波器的設(shè)計(jì)。假定一個(gè)3階的FIR濾波器，其可以表示為： 其中：，是量化時(shí)附加的因子。DSP Builder在生成VHDL代碼時(shí)，可以同時(shí)生成用于測(cè)試DSP模塊的TestBench（測(cè)試平臺(tái)）文件，DSP Builder生成的TestBench文件采用VHDL 語(yǔ)言，測(cè)試向量與該DSP模塊在Simulink中的仿真激勵(lì)相一致。在綜合時(shí)，可能需要對(duì)綜合器進(jìn)行配置或者提供綜合的約束條件。第二步是利用Simulink強(qiáng)大的圖形化仿真、分析功能，分析此設(shè)計(jì)模型的正確性，完成模型仿真。 （23）圖21中顯示了一個(gè)典型的直接I型4階FIR濾波器，其輸出序列滿足下列等式： （24）圖21 4階FIR濾波器結(jié)構(gòu)在這個(gè)FIR濾波器中，總共存在3個(gè)延時(shí)節(jié)，4個(gè)乘法單元，一個(gè)4輸入的加法器。通常要設(shè)計(jì)出適當(dāng)?shù)哪M濾波器，再通過(guò)一定的頻帶變換把它轉(zhuǎn)換成所需要的數(shù)字IIR濾波器。因此，永遠(yuǎn)穩(wěn)定。關(guān)鍵詞：MATLAB；數(shù)字濾波器；DSP Builder；仿真 The Design Of The FIR Digital FilterBased On DSP BuilderAbstract: Digital filter algorithm is one of the core techniques in signal processing. The FIR digital filter has been widely used in signal processing field because of its strict linear phase and stability. With the development of microelectronics technology, digital signal processing has made rapid development. Digital filter is the basic processing algorithms in respect of spectral analysis, radar signal processing and munications signal processing applications, and receive widely application at the field of digital audio, Image processing, data transmission and biomedical etc.This content includes FIR digital filter network structure, linearphase conditions, characteristics, design methods, DSP design technology of MATLABbased, detailed design flow guide and ModelSim simulation and so on. This paper posed a design example through using the DSP Builder r
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