【正文】 END IF。 END PROCESS P1。 SIGNAL W:STD_LOGIC_VECTOR(15 DOWNTO 0)。 END behav。 } 附錄 10： VHDL源程序： 28位加法器 LIBRARY IEEE。i++) { P_cx_data=(bit)(PHASEamp。 FSW=1。 F_EN=0。 Lcd_WriteData(F_DATA%10+0x30)。 Lcd_WriteData(F_DATA%10+0x30)。)。Lcd_WriteData(F_DATA%1000/100+0x30)。z39。Lcd_WriteData(F_DATA%10+0x30)。Lcd_WriteCmd(0x88+3)。Lcd_WriteData(P_DATA/100+0x30)。P_DATA。DisplayString(2,0,歡迎使用 ! )。break。 } i++。flag=1。i++) P_dispbuf[i]=0。 else F_DATA=100。 //temp=F_DATA*。 } else if(temp2==14)//自加 { clear_lcd(2)。 }//退出鍵 else if(temp2==11)//確定鍵 { if(flag==1) { flag=0。 } //if(temp==10) { for(i=0。break。 if(temp210amp。 uint temp。//初始化的頻率和相位 while(1) { temp1=KeyScan()。 void display_pl()。 uint F_DATA。不僅使我樹 立 了遠大的學(xué)術(shù)目標、掌握了基本的研究方法，還使我明白了許多待人接物與為人處世的道理。采用 FPGA 來設(shè)計 DDS 系統(tǒng)具有很高的性價比，將單片機嵌入到 FPGA中也使系統(tǒng)變的更加簡潔、穩(wěn)定。 相位步進和相位預(yù)置誤差：系統(tǒng)相位控制位為 8位，由理論分析與計算可知，步進一次，兩項波形的相角差增加或減少 ，這與步進 1度的要求有 。按下“調(diào)相”鍵后，直接按下“ +”或“ ”鍵即可對相位差進行步進操作。在 4*4鍵盤上輸入相應(yīng)的按 鍵時會進入頻率模式或相位模式，當進入頻率和相位模式時在 lcd上分別有“輸入頻率：”和“輸入相位：”的字樣提示。放大模塊的核心器件為集成運放 OP37，由《模擬電路》知識知， 23/out in wV V R R? ? ? ， 23/wRR的范圍是 0～ 10，因此通過調(diào)節(jié) 2wR 可以使輸出波形的峰峰值在 0～ 10倍的 01V 間變化，即輸出信號的峰峰值最小可到 0V，最大可達 33V，這足以滿足系統(tǒng)的要求。圖中所示為巴特沃思低通濾波電路，其 在通頻帶內(nèi) 第 15 頁 共 30 頁 外都有平穩(wěn)的幅頻特性， 濾波輸出的 信號總會在第一個周期略微有些失真，但往后的幅頻特性就非常的好 。 D/A 轉(zhuǎn)換電路 數(shù)模轉(zhuǎn)換器采用 DAC0832，數(shù)模轉(zhuǎn)換電路連接圖如下圖 13所示。加法器為 8 位，調(diào)制信號波形存儲器為 256 8BIT，載波信號波形存儲器為 256 8BIT，系統(tǒng)時鐘為 20MHz； 設(shè)計性能參數(shù)：載波頻率可達 10KHz，為確保波形不失真，一周期至少取 8 點，調(diào)制頻率范圍 100~1K。D1”，再用下拉單元格方法，得到完整的數(shù)據(jù)表。如下所述： 在一個周期內(nèi)ω t的取值范圍為 0~2π，對應(yīng) y=f(x)形式，即 0≤ x2π，則 sinyx? (0≤x2π) ROM地址范圍的大小取決于所要求的數(shù)據(jù)表精度，地址范圍越大數(shù)據(jù)表越精確，但需要的存儲空間越大。 第 11 頁 共 30 頁 圖 9 8051 單片機的下載界面 8051 軟核軟件測試 向軟核中下載程序代碼有兩種方法，如下： Quartus II 打開的工程，在工程管理窗，雙擊圖左側(cè) rom4KB，在右側(cè)出現(xiàn)該元件文件，其初始化文件路徑指示在 上，如圖 10。此 ROM 可以加載 HEX 格式文件作為單片機的程序代碼。圖 8 所示的是單片機中的一個端口構(gòu)成的雙向口（ P1 口）電路連接方法。 第五章 FPGA內(nèi)部邏輯設(shè)計 FPGA 內(nèi)部結(jié)構(gòu)框圖在第二章圖 2 中已經(jīng)給出，從圖中可知其內(nèi)部由 8051單片機軟核、三相正弦波產(chǎn)生和調(diào)制信號產(chǎn)生等三個模塊組成。本系統(tǒng)波形表地址為 8位，波形數(shù)據(jù)存儲器 ROM中存儲了28個數(shù)據(jù)，則相位精度為 176。但實際中并不需要如此高的頻率，并且隨著采樣點數(shù)的減少，對后面的抗混疊濾波提出了更高的要求，必然要增加模擬電路的硬件成本。易知 2n= cf =35000000，可算得n=，當取 n=28時，累加器的最小分辨率 minf 可達 35MHz/228? 連接時將低 3位始終置 1，則分辨率變?yōu)?7 ? 。 由此可得調(diào)頻波頻率控制字 39。所以改變頻率控制字，就可以改變累加器的循環(huán)頻率，在時鐘頻率不變的情況下就可以改變輸出率。 DDS 系統(tǒng)中的參考時鐘通常是一個高穩(wěn)定性的晶體振蕩器，用來作為系統(tǒng)時鐘同步整個系統(tǒng)的各組成部分，這里使用的是FPGA 開發(fā)板上的 20MHz 的晶振。系統(tǒng)基于 EDA技術(shù) ，主要由 8051 單片機軟核、正弦波和調(diào)頻波產(chǎn)生、數(shù)模轉(zhuǎn)換、顯示器、鍵盤、低通濾波電路、波形移位電路、電壓放大電路等模塊組成。；能輸出載波頻率約為 10kHz 的調(diào)頻信號輸出，要求調(diào)制信號頻率在 100Hz～ 1kHz 頻率范圍內(nèi)可變； 在 10kΩ 負載電阻上的電壓峰 峰值 Vopp≥ 10V。 它在相對帶寬、頻率轉(zhuǎn)換時間、相計算 功率源 標準表 被檢表 顯示 第 2 頁 共 30 頁 位連續(xù)性、正交輸出、高分辨力等方面具有顯著的特性。 圖 1 程控式電能表校驗裝置原理框圖 從上面的測量原理中可以看出，功率源產(chǎn)生的信號精度與穩(wěn)定度，波形失真度和對工頻的抑制能力等對校驗結(jié)果有很大的影響。調(diào)制信號頻率在 100Hz～ 1kHz 頻率范圍內(nèi)可任意預(yù)置，正弦波頻率在 1Hz~30KHz 范圍內(nèi)任意預(yù)置，兩相間的相位差在 0~359176。 論文詳細討論了正弦信號和調(diào)制信號的產(chǎn)生、頻率精確控制、三路移相輸出、D/A轉(zhuǎn)換與四階巴特沃思低通濾波電路、電流電壓轉(zhuǎn)換電路、 4*4鍵盤與 lcd12864顯示器等諸方面軟硬件實現(xiàn)方法 。. According to the different input frequency, there are 1Hz、 10Hz and 100Hz step value, and the phase step value is 1 176。 DDS 研究現(xiàn)狀 1971年，美國學(xué)者 J. Tierncy、 C. M. Rader和 B. Gold提出了以全數(shù)字技術(shù) 、從相位概念出發(fā)直接合成所需波形的一種新的頻率合成原理。需要實現(xiàn)以下功能：正弦波頻率在 1Hz～ 30KHz 范圍內(nèi)任意預(yù)置，步進值 1Hz；兩相間的相位差在 0～ 359176。 FPGA有豐富內(nèi)部資源，可以將單片機和整個系統(tǒng)所需數(shù)字電路完全集成在芯片內(nèi)部，可以 提高系統(tǒng)的可 靠性和集成度 。合成的信號波形形狀取決于波形存儲器 ROM 中存儲的幅度碼，而且相位控制字可控制輸出波形的相位在 0o～ 359o 的范圍內(nèi)加減。在系統(tǒng)時鐘脈沖的作用下，相位累加器不停地累加，也即不停地查表，不停地把波形數(shù)據(jù)送到 D/A轉(zhuǎn)換器轉(zhuǎn)換成模擬量輸出，從而合成波形輸出。rrh ff Z?， 則相位累加器 B 累計次數(shù) i 與相位累加器 A 累計次數(shù) j 之間存在關(guān)系39。 累加器位數(shù)的確定 累加器是 DDS電路工作的最關(guān)鍵部分，累加器的工作速度決定了輸出波形的頻率精度，由min 2fff? ? ?知，累加器的位數(shù)決定了頻率最小分辨率。方法是：在程序里先將輸入的 PSW除以 三相波形產(chǎn)生模塊。 FSW 位數(shù)的確定 前面由公式已經(jīng)計算出： f? = minf ? ，所以當輸出頻率 0f 為 30KHz的波形時頻率控制字 FSW由下式得出 FSW= 0f / f? ? 152 =32768 實際設(shè)計時可以取頻率控制字的位數(shù)為 16位。這里我通過軟件的方法來減小此誤差，方法與減 小合成波頻率 0f 誤差一樣，將鍵盤輸入的 PSW除以 176。 與普通 8051 不同， 8051 的 4 個 I/O 口是分開的。本此設(shè)計鎖相環(huán)的頻率設(shè)置為 35MHz。 按照附錄 2 的原理圖連接，運行 。 8051的軟件調(diào)試也可以使用 InSystem Memory Content Editor 來完成 [56]。設(shè)計中所用 D/A轉(zhuǎn)換器為 8位，其數(shù)據(jù)空間是 0~255，可 以在 C1格輸入公式“ =*（ 1+B1）”來映射數(shù)據(jù)，映射后的數(shù)據(jù)為小數(shù)，還須對其取整，即在 A3格中輸入公式“ =INT（ C1）”。 原理圖中從左到右各分別是串轉(zhuǎn)并、 8 位的相位累加器和 28 位的頻率累加器、寄存器和波形 ROM 等模塊組成， VHDL 程序見附錄 10 所示。其中，在兩個累加器后相連的寄存器有助于消除毛刺的影響，進一步確保系統(tǒng)的穩(wěn)定性和可靠性。其帶寬為 63MHz，完全滿足本系統(tǒng)的需要。 波形移位的核心部分是一電壓跟隨器，電壓跟隨器的輸出 01 ()in pV V V??，所以輸出的 01V 就相當于在輸入 inV 的基礎(chǔ)上下移 了 pV ，而 pV 又受可變電阻器 Rw1的控制，通過調(diào)節(jié) Rw1理論上可將 inV 的波形向 Y軸負方向下移 0～ 12V。通過實物驗證，此程序很好的完成了以上所述的要求，在減小頻率和相位誤差上也起到了很好的效果，具有友好的人機界面顯示。按下“調(diào)頻”鍵后，直接按下“ +”或“ ”鍵即可對頻率值進行步進操作。 表 5 兩相間相位差測試 測量 次數(shù) 設(shè)置 相位差值（度） 實際相位差值（度） 誤差（ %） 1 0 0 0 2 45 44 3 90 89 4 137 135 5 200 198 1 6 360 360 0 誤差分析 本系統(tǒng)存在的誤差主要有頻率步進誤差、頻率預(yù)置誤差、相位步進誤差和相位預(yù)置誤差。系統(tǒng)可輸三相正弦波，頻率范圍 1Hz～ 30kHz，并且可 輸出載波頻率約為 10kHz，調(diào)制信號頻率在 100Hz～ 1kHz范圍內(nèi)可變。譚敏 老師身上的責任和熱情深深 地 感染 了 我，并讓我為之動容。 sbit P_CLK=P2^4。 void PHASE_mode()。 DisplayString(2,0,歡迎使用 ! )。clear_lcd(1)。 clear_lcd(0)。Lcd_WriteData(F_dispbuf[0]+0x30)。 case 4:Lcd_WriteData(F_dispbuf[4]+0x30)。clear_lcd(1)。clear_lcd(0)。F_DATA10000) F_DATA+=10。 else if(F_DATA=1000amp。 uint temp。 if(temp310amp。break。 }//清零 else if(temp3==10) { clear_lcd(0)。P_chuan_chu(temp)。//temp=P_DATA*。clear_lcd(3)。clear_lcd(1)。)。H39。Lcd_WriteData(39。)。amp。z39。z39。 F_CLK=0。 P_EN=0。 PHASE=1。 S: OUT STD_LOGIC_VECTOR(27 DOWNTO 0))。 D_OUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。 FOR I IN 1 TO 15 LOOP循環(huán) 第 30 頁 共 30 頁 Q(I)=Q(I1)。 elsif (EN=39。 END behav。)THEN W=Q。139。 ENTITY reg1to16 IS PORT(D_IN,EN:IN STD_LOGIC。 ENTITY ADDER28B IS PORT( A: IN STD_LOGIC_VECTOR(27 DOWNTO 0)。