【正文】 rol word and phase control word. The system can output threephase sinewave and FM signal wave. The modulation frequency can be arbitrarily preset in 100Hz ~ 1kHz, The sine wave frequency can be arbitrarily preset in 1Hz ~ 30KHz, The phase difference between any two phases can be arbitrarily preset in 0 ~ 359 176。 圖 1 程控式電能表校驗(yàn)裝置原理框圖 從上面的測(cè)量原理中可以看出，功率源產(chǎn)生的信號(hào)精度與穩(wěn)定度，波形失真度和對(duì)工頻的抑制能力等對(duì)校驗(yàn)結(jié)果有很大的影響。 現(xiàn)在，利用直接頻率合成 (DDS)技術(shù)產(chǎn)生的波形信號(hào)能很好的滿(mǎn)足這些要求。 它在相對(duì)帶寬、頻率轉(zhuǎn)換時(shí)間、相計(jì)算 功率源 標(biāo)準(zhǔn)表 被檢表 顯示 第 2 頁(yè) 共 30 頁(yè) 位連續(xù)性、正交輸出、高分辨力等方面具有顯著的特性。 系統(tǒng)設(shè)計(jì)內(nèi)容 系統(tǒng)需要完成基 于 DDS 技術(shù)低頻可移相三相正弦信號(hào)發(fā)生器的設(shè)計(jì)與制作。；能輸出載波頻率約為 10kHz 的調(diào)頻信號(hào)輸出，要求調(diào)制信號(hào)頻率在 100Hz～ 1kHz 頻率范圍內(nèi)可變； 在 10kΩ 負(fù)載電阻上的電壓峰 峰值 Vopp≥ 10V。這里的控制字采用串行方式輸出，可大大節(jié)約單片機(jī)的 I/O口資源。系統(tǒng)基于 EDA技術(shù) ，主要由 8051 單片機(jī)軟核、正弦波和調(diào)頻波產(chǎn)生、數(shù)模轉(zhuǎn)換、顯示器、鍵盤(pán)、低通濾波電路、波形移位電路、電壓放大電路等模塊組成。當(dāng)累加器經(jīng)過(guò) k 次循環(huán)相加后又回到初始值 k，則波形存儲(chǔ)器就會(huì)輸出對(duì)應(yīng)的一個(gè)正弦波周期內(nèi)的波形數(shù)據(jù)，這樣通過(guò) ROM 可將相位值轉(zhuǎn)換為與之對(duì)應(yīng)的 D 位幅度碼 S (n)，然后經(jīng) D/A 轉(zhuǎn)換器變成階梯波 S (t)，再經(jīng)過(guò)低通濾波器平滑后，就可以得到合成的信號(hào)波形 Y (t)。 DDS 系統(tǒng)中的參考時(shí)鐘通常是一個(gè)高穩(wěn)定性的晶體振蕩器，用來(lái)作為系統(tǒng)時(shí)鐘同步整個(gè)系統(tǒng)的各組成部分，這里使用的是FPGA 開(kāi)發(fā)板上的 20MHz 的晶振。這樣就可把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形采樣值經(jīng)過(guò)查表查出，輸出到 D/A轉(zhuǎn)換器。所以改變頻率控制字，就可以改變累加器的循環(huán)頻率，在時(shí)鐘頻率不變的情況下就可以改變輸出率。Z ，則調(diào)制信號(hào)時(shí)鐘39。 由此可得調(diào)頻波頻率控制字 39。Z 頻率控制字 k? 加法器 數(shù)值變換 相位累加器 B 波形存儲(chǔ)器 B 幅度調(diào)節(jié) D/A Fr 第 7 頁(yè) 共 30 頁(yè) 第四章 分析與計(jì)算 DDS 合成波頻率 若累加寄存器的位數(shù)為 N，頻率控制字為 FSW，時(shí)鐘基準(zhǔn)為 cf ，則合成波形的頻率為 0 1 /2[ ( 2 / ) ( 1 / ) ] n cf F S W fP S W f? ? ?? 其中 1/ cf 為每輸出一個(gè) 波形數(shù)據(jù)所需時(shí)間， 2n/PSW為一個(gè)完整的輸出波形所含的波形數(shù)據(jù)數(shù)。易知 2n= cf =35000000，可算得n=，當(dāng)取 n=28時(shí)，累加器的最小分辨率 minf 可達(dá) 35MHz/228? 連接時(shí)將低 3位始終置 1，則分辨率變?yōu)?7 ? 。為此這里我又通過(guò)軟件的方法來(lái)減小誤差。但實(shí)際中并不需要如此高的頻率，并且隨著采樣點(diǎn)數(shù)的減少，對(duì)后面的抗混疊濾波提出了更高的要求，必然要增加模擬電路的硬件成本。完全滿(mǎn)足本設(shè)計(jì)要求的輸出頻率最高為 30KHz的要求。本系統(tǒng)波形表地址為 8位，波形數(shù)據(jù)存儲(chǔ)器 ROM中存儲(chǔ)了28個(gè)數(shù)據(jù)，則相位精度為 176。的誤差，此誤差可以通過(guò)增加波形數(shù)據(jù)數(shù)來(lái)消除，但這會(huì)增加硬件開(kāi)銷(xiāo)。 第五章 FPGA內(nèi)部邏輯設(shè)計(jì) FPGA 內(nèi)部結(jié)構(gòu)框圖在第二章圖 2 中已經(jīng)給出，從圖中可知其內(nèi)部由 8051單片機(jī)軟核、三相正弦波產(chǎn)生和調(diào)制信號(hào)產(chǎn)生等三個(gè)模塊組成。 以軟核方式存在能進(jìn)行硬件修改和編輯；能對(duì)其進(jìn)行仿真和嵌入式邏輯分析儀實(shí)現(xiàn)實(shí)時(shí)時(shí)序測(cè)試；能根據(jù)設(shè)計(jì)者的意愿將 CPU、 RAM、 ROM、硬件功能模塊和接口 模塊等實(shí)現(xiàn)于同一片 FPGA 中（即 SOC）。圖 8 所示的是單片機(jī)中的一個(gè)端口構(gòu)成的雙向口（ P1 口）電路連接方法。 嵌入式鎖相環(huán) PLL50。此 ROM 可以加載 HEX 格式文件作為單片機(jī)的程序代碼。高 128字節(jié)須用間接尋址方式訪(fǎng)問(wèn)。 第 11 頁(yè) 共 30 頁(yè) 圖 9 8051 單片機(jī)的下載界面 8051 軟核軟件測(cè)試 向軟核中下載程序代碼有兩種方法，如下： Quartus II 打開(kāi)的工程，在工程管理窗，雙擊圖左側(cè) rom4KB，在右側(cè)出現(xiàn)該元件文件，其初始化文件路徑指示在 上，如圖 10。再觀(guān)察軟硬件的工作情況。如下所述： 在一個(gè)周期內(nèi)ω t的取值范圍為 0~2π，對(duì)應(yīng) y=f(x)形式，即 0≤ x2π，則 sinyx? (0≤x2π) ROM地址范圍的大小取決于所要求的數(shù)據(jù)表精度，地址范圍越大數(shù)據(jù)表越精確，但需要的存儲(chǔ)空間越大。以上得到的正弦函數(shù)表往往不能被 D/A轉(zhuǎn)換器直接利用，需要將其值映射到 D/A轉(zhuǎn)換器所能接受的數(shù)據(jù)空間內(nèi)。D1”，再用下拉單元格方法，得到完整的數(shù)據(jù)表。其 頂層原理圖 見(jiàn)附錄 3 所示。加法器為 8 位，調(diào)制信號(hào)波形存儲(chǔ)器為 256 8BIT，載波信號(hào)波形存儲(chǔ)器為 256 8BIT，系統(tǒng)時(shí)鐘為 20MHz； 設(shè)計(jì)性能參數(shù)：載波頻率可達(dá) 10KHz，為確保波形不失真，一周期至少取 8 點(diǎn)，調(diào)制頻率范圍 100~1K。 K[7..0]經(jīng) 累加器 B輸出累加相位 DIN[7..0]作為調(diào)頻信號(hào)查找表的地址，波形數(shù)據(jù) q[7..0]經(jīng)外部 DAC 轉(zhuǎn)換和低通濾波得到 第 14 頁(yè) 共 30 頁(yè) 10KHz調(diào)頻信號(hào)波形。 D/A 轉(zhuǎn)換電路 數(shù)模轉(zhuǎn)換器采用 DAC0832，數(shù)模轉(zhuǎn)換電路連接圖如下圖 13所示。由于 要求輸出 量 是電壓， 而 DAC0832輸出的是電流量， 所以還必須外接一個(gè)運(yùn)算放大器 將電流 轉(zhuǎn)換成電壓 ，這里選用 OP07集成運(yùn)放，此運(yùn)放具 有極低的輸入失調(diào)電壓、極低的失調(diào)電壓溫漂能長(zhǎng)期穩(wěn)定工作等特點(diǎn)。圖中所示為巴特沃思低通濾波電路，其 在通頻帶內(nèi) 第 15 頁(yè) 共 30 頁(yè) 外都有平穩(wěn)的幅頻特性， 濾波輸出的 信號(hào)總會(huì)在第一個(gè)周期略微有些失真，但往后的幅頻特性就非常的好 。 圖 14 兩階巴特沃思濾波電路 波形移位和電壓放大電路 DDS合成輸出的波形的幅值全都大于零，因此要設(shè)計(jì)波形移位電路將幅值為零的點(diǎn)全部移到 X坐標(biāo)軸上，波形移位原理如下圖 15所示。放大模塊的核心器件為集成運(yùn)放 OP37，由《模擬電路》知識(shí)知， 23/out in wV V R R? ? ? ， 23/wRR的范圍是 0～ 10，因此通過(guò)調(diào)節(jié) 2wR 可以使輸出波形的峰峰值在 0～ 10倍的 01V 間變化，即輸出信號(hào)的峰峰值最小可到 0V，最大可達(dá) 33V，這足以滿(mǎn)足系統(tǒng)的要求。源程序見(jiàn)附錄 9。在 4*4鍵盤(pán)上輸入相應(yīng)的按 鍵時(shí)會(huì)進(jìn)入頻率模式或相位模式，當(dāng)進(jìn)入頻率和相位模式時(shí)在 lcd上分別有“輸入頻率：”和“輸入相位：”的字樣提示。頻率最大允許輸入 5 位，輸入完畢后必須按下“確定”鍵輸出波形才會(huì)改變。按下“調(diào)相”鍵后，直接按下“ +”或“ ”鍵即可對(duì)相位差進(jìn)行步進(jìn)操作。移相 90度和 45度的波形可見(jiàn)附錄 8所示。 相位步進(jìn)和相位預(yù)置誤差：系統(tǒng)相位控制位為 8位，由理論分析與計(jì)算可知，步進(jìn)一次，兩項(xiàng)波形的相角差增加或減少 ，這與步進(jìn) 1度的要求有 。 結(jié) 束語(yǔ) 經(jīng)過(guò)兩個(gè)月的努力，設(shè)計(jì)并制作了低頻三相正弦信號(hào)發(fā)生器。采用 FPGA 來(lái)設(shè)計(jì) DDS 系統(tǒng)具有很高的性?xún)r(jià)比，將單片機(jī)嵌入到 FPGA中也使系統(tǒng)變的更加簡(jiǎn)潔、穩(wěn)定。 在本次論文設(shè)計(jì)過(guò)程中， 譚敏 老師對(duì)該論文從選題，構(gòu)思到最后定稿的各個(gè)環(huán)節(jié)給予細(xì)心指引與教導(dǎo) ， 使我得以最終完成畢業(yè)論文設(shè)計(jì) 。不僅使我樹(shù) 立 了遠(yuǎn)大的學(xué)術(shù)目標(biāo)、掌握了基本的研究方法，還使我明白了許多待人接物與為人處世的道理。 sbit F_cx_data=P2^2。 uint F_DATA。 void FSW_mode()。 void display_pl()。 Lcd_Init()。//初始化的頻率和相位 while(1) { temp1=KeyScan()。 } else if(temp1==13) //相位控制字 { flag=0。 uint temp。i=0。 if(temp210amp。 switch(i) { 第 26 頁(yè) 共 30 頁(yè) case 0:Lcd_WriteCmd(0x90)。break。break。 } //if(temp==10) { for(i=0。 }//清零 if(temp2==10) { clear_lcd(0)。 }//退出鍵 else if(temp2==11)//確定鍵 { if(flag==1) { flag=0。//頻率精度補(bǔ)償 F_chuan_chu(temp)。 } else if(temp2==14)//自加 { clear_lcd(2)。amp。 //temp=F_DATA*。 if(F_DATA1000) F_DATA。 else F_DATA=100。 } } } void PHASE_mode() { uchar temp3=0,i,flag。i++) P_dispbuf[i]=0。 while(1) { temp3=KeyScan()。flag=1。 case 1:Lcd_WriteData(P_dispbuf[1]+0x30)。 } i++。clear_lcd(1)。break。} temp=P_DATA*。DisplayString(2,0,歡迎使用 ! )。display_phase()。P_DATA。 } } } void display_phase() { clear_lcd(1)。Lcd_WriteData(P_DATA/100+0x30)。 } 第 28 頁(yè) 共 30 頁(yè) void display_pl() { Lcd_WriteCmd(0x90)。Lcd_WriteCmd(0x88+3)。.39。Lcd_WriteData(F_DATA%10+0x30)。Lcd_WriteData(39。z39。F_DATA=1000) { Lcd_WriteData(F_DATA/1000+0x30)。Lcd_WriteData(F_DATA%1000/100+0x30)。K39。)。 } else if(F_DATA1000amp。 Lcd_WriteData(F_DATA%10+0x30)。Lcd_WriteData(39。 Lcd_WriteData(F_DATA%10+0x30)。Lcd_WriteData(39。 F_EN=0。0x8000)。 FSW=1。 } void P_chuan_chu(uint PHASE)// 相位 { 第 29 頁(yè) 共 30 頁(yè) uchar i。i++) { P_cx_data=(bit)(PHASEamp。 P_CLK=1。 } 附錄 10： VHDL源程序： 28位加法器 LIBRARY IEEE。 B: IN STD_LOGIC_VECTOR(27 DOWNTO 0)。 END behav。16位串行輸入端口 CLK:IN STD_LOGIC。 SIGNAL W:STD_LOGIC_VECTOR(15 DOWNTO 0)。 THEN Q(0)=D_IN。 END PROCESS P1。 D_OUT=Q。 END IF