【正文】 路兩路信號，頻率和相位可調，且都要以數(shù)字的形式進行控制和處理，所以在設計中將分別對部分電路提出幾種實現(xiàn)方案并進行分析和論證。實現(xiàn) DDS的三種技術方案 ：（1）采用高性能 DDS單片電路的解決方案 ：隨著微電子技術的飛速發(fā)展，目前市場上性能優(yōu)良的 DDS產(chǎn)品不斷推出，主要有Qualm、AD、Sciteg 和 Stanforc等公司單片電路（monolithic） 。 AD9850是 AD公司采用先進的 DDS技術，1996 年推出的高集成度 DDS頻率合成器，它內(nèi)部包括可編程 DDS系統(tǒng)、高性能 DAC及高速比較器，能實現(xiàn)全數(shù)字編程控制的頻率合成器和時鐘發(fā)生器。32 位頻率控制字，在 125MHZ時鐘下，輸出頻率分辨率達 。DAC 輸出兩個互補的模擬電流，接到濾波器上。 ML2035為 DIP8封裝，各引腳功能如下： (1)Vss：5V 電源； (2)SCK：串行時鐘輸入，在上升沿將串行數(shù)據(jù)鎖入 16位移位寄存器； (3)SID：串行數(shù)據(jù)輸入，該串行數(shù)據(jù)為頻率控制字，決定 6腳輸出的頻率； (4)LATI：串行數(shù)據(jù)鎖存，在下降沿將頻率控制字鎖入 16位數(shù)據(jù)鎖存器； (5)VCC：+5V 電源； (6)VOUT：模擬信號輸出； (7)GND：公共地，輸入、輸出均以此點作為參考點； (8)CLK IN：時鐘輸入，可外接時鐘或石英晶體。 （3）自行設計的基于 FPGA芯片的解決方案： DDS技術的實現(xiàn)依賴于高速、高性能的數(shù)字器件。Altera 的產(chǎn)品有多個系列，按照推出的先后順序依次為Classic系列、MAX(Multiple Array Matrix)系列、FLEX(Flexible Logic Element Matrix)系列、APEX(Advanced Logic Element Matrix)系列、 ACEX系列、Stratix 系列以及 Cyclone等 [15]。湖南工業(yè)大學本科畢業(yè)設計（論文）7 移相方案 要實現(xiàn)兩路信號具有確定的相位差，采用數(shù)字移相技術，這是目前移相技術的潮流。這種處理方式的實質是將數(shù)據(jù)地址的偏移量映射為信號間的相位值。綜合各方面考慮本設計采用前一種方式，具體調整方法如下：可預置計數(shù)器的初值不同，從 ROM中讀出周期信號函數(shù)采樣信號時的起始地址就不同，對應的信號相位也就不同。波形表存儲器ROM有三種方法實現(xiàn)。然后由單片機根據(jù)鍵盤輸入的不同要求，對各點數(shù)據(jù)乘相應系數(shù)并疊加，再將所得到的新數(shù)據(jù)存儲在 RAM中，此時便得到了所需要的波形數(shù)據(jù)表。在選用 FPGA芯片時，本設計選用的是 Altera公司的 FLEX10K系列芯片 EPF10K10LC84_4, 有 LPM_ROM模塊，因此 ROM選用第三種方法。方案一：采用 SRAM（6264：8KRAM）和 EEPROM（2817：2KROM） ，通過總線隔離的辦法實現(xiàn)，既能通過 CPU改變存儲器數(shù)據(jù)，又能通過相位累加實現(xiàn)讀取波形存儲器數(shù)據(jù)的功能。 對比上述兩種方案，方案一的硬件電路雖較復雜，但設計簡單，成本低，容量大，故采用此方案。此方案硬件接線復雜，頻帶不易拓寬。 模塊結構劃分本次設計所研究的就是對所需要的某種波形輸出對應的數(shù)字信號，在通過 D/A轉換器和單片機部分的轉換輸出一組連續(xù)變化的 0~5V的電壓脈沖值。從而簡化人機交互的問題，具體設計模塊如圖湖南工業(yè)大學本科畢業(yè)設計（論文）9模塊介紹：：對任意波形的手動設定：主要選用 DAC0832來把數(shù)字信號轉換為模擬信號，在送入單片機進行處理。它是由參考時鐘、相位累加器、正弦查詢表和 D／A 轉換器組成，如圖 。這樣就可把存儲在波形存儲器內(nèi)的波形抽樣值(二進制編碼)經(jīng)查找表查出，完成湖南工業(yè)大學本科畢業(yè)設計（論文）10相位到幅值轉換。相位累加器的最大計數(shù)長度與正弦查詢表中所存儲的相位分隔點數(shù)相同，在取樣頻率(由參考時鐘頻率決定)不變的情況下，由于相位累加器的相位增量不同，將導致一周期內(nèi)的取樣點數(shù)不同，輸出信號的頻率也相應變化。其基本環(huán)節(jié)由計數(shù)器（Counter） 、只讀存儲器（EPROM） 、數(shù)模轉換器（MDAC）和濾波器等組成(同 DDS原理)[11]。相位累加器位數(shù)為 N，最大輸出為 2 1，對應于 2 的相位，累加一次就輸出一個相應N?的相位碼，通過查表得到正弦信號的幅度，然后經(jīng) D/A轉換及低通濾波器濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。若我們將一個信號周期看作是 360176。例如在圖 ，以 A信號為參考，B 信號相對于 A信號作滯后移相 φ176。這個相移會導致輸出信號之間產(chǎn)生與之成比例的相移。頻率合成器有兩種更新時鐘產(chǎn)生方式，一種由 FPGA內(nèi)部自動產(chǎn)生，另一種由外部提供。因為 DDS芯片的相位輸出是連續(xù)的，所示復位信號可使兩個頻率合成器的相位累加器復位到COS(0)狀態(tài)。另外采用 VHDL硬件描述語言實現(xiàn)整個 DDS電路，不僅利于設計文檔的管理，而且方便設計的修改和擴充，還可以在不同 FPGA器件之間實現(xiàn)移植。FLEX10K是 Altera公司 1995年推出的產(chǎn)品系列，它集合了可編程器件的靈活性，采用 SRAM 工藝制造，器件規(guī)模從 10000門到 250000門，系統(tǒng)時鐘可以達到204MHZ，兼容 66MHZ，64 bit PIC，采用獨特的嵌入式陣列和邏輯陣列的邏輯實現(xiàn)結構，同一系列相同封裝的芯片在管腳上滿足兼容。EPF10K10LC844 的主要參數(shù)如表 ：表 邏輯門數(shù)I/O門數(shù) 電源 V速度等級/ns邏輯單元RAM /bit參數(shù) 10000 84 4 576 6144其 5V外部電源和 TTL、CMOS 電平兼，豐富的寄存器資源和 I/O口，40MHZ 的工作頻率滿足基準時鐘 10MHZ的要求，其優(yōu)良的特性完全可以實現(xiàn) DDS芯片的功能。另一種提高速度的辦法是采用流水線技術，即把在一個時鐘內(nèi)要完成的邏輯操作分成幾步較小的操作，并插入幾個時鐘周期來提高系統(tǒng)的數(shù)據(jù)吞吐率。為了進一步提高速度，在設計相位累加器模塊和加法器模塊時并沒有采用 FPGA單元庫中16～32 位加法器，盡管它們可以很容易地實現(xiàn)高達 32位的相位累加器，但當工作頻率較高時，它們較大的延時不能滿足速度要求，故不可取。該電路通常采用 ROM結構，相位累加器的輸出是一種數(shù)字式鋸齒波，通過取它的若干位作為 ROM的地址輸入，而后通過查表和運算，ROM 就能輸出所需波形的量化數(shù)據(jù)。由于本設計只需要輸出正弦波，故考慮了以下的優(yōu)化方式：正弦波信號對于 x=π 直線成奇對稱，基于此可以將 ROM表減至原來的 1/2，再利用左半周期內(nèi)，波形對于點（π/2，0）成偶對稱，進一步將 ROM表減至最初的 1/4，因此通過一個正弦碼表的前 1/4周期就可以變換得到的正弦的整個周期碼表，這樣就節(jié)省了將近 3/4的資源 [19]。利用D/A轉換器可以產(chǎn)生各種波形，如方波、三角波、正弦波、鋸齒波等以及它們組合產(chǎn)生的復合波形和不規(guī)則波形。運放的反饋電阻可通過 RFB端引用片內(nèi)固有電阻，還可以外接。輸入寄存器和 DAC寄存器作為雙緩沖，因為在 CPU數(shù)據(jù)線直接接到 DAC0832的輸入端時，數(shù)據(jù)在輸入端保持的時間僅僅是在 CPU執(zhí)行輸出指令的瞬間內(nèi)，輸入寄存器可用于保存此瞬間出現(xiàn)的數(shù)據(jù)?！　】刂菩盘?和 用來控制 8位 A/D轉換器。3. DAC 0832同 CPU的連接微處理器與 DAC0832之間可以不加鎖存器，而是利用 DAC0832內(nèi)部鎖存器，將 CPU通過數(shù)據(jù)總線直接向 DAC0832輸出的停留時間很短的數(shù)據(jù)保存，直至轉換結束。(3) IOUT2：模擬電流輸出端 2， IOUT2 與 IOUT1的和為一個常數(shù)，即IOUT1＋IOUT2＝常數(shù)。(6) Vcc：芯片供電電壓，范圍為(+5~ 15)V。一般情況下為了簡化接口電路，可以把和直接接地，使第二級 8位 DAC寄存器的輸入端到輸出端直通，只有第一級 8位輸入寄存器置成可選通、可鎖存的單緩沖輸入方式。根據(jù)以上分析，我們的課題選擇了單緩沖方式使用方便，程序簡單，易操作。指最小輸出電壓和最大輸出電壓之比。3．線性度：DAC 實際傳輸特性曲線與理想的傳輸特性曲線的偏差。5．轉換速度：用完成一次轉換所需的時間——建立時間 Tset來衡量。湖南工業(yè)大學本科畢業(yè)設計（論文）20 （3—2）????ROsTRSVtmaxmax??式中 為轉換時間 ， 為建立時間， 輸出最大電壓值， 為運放輸出轉st??maxoVRS換速率。其原理是將 A2的輸入端 Σ 通過電阻 R1與參考電壓 VREF相連，VREF 經(jīng) R1向A2提供一個偏流 I1，其電流方向與 I2相反，因此運算放大器 A2的輸入電流為 II2之代數(shù)和。由上兩式可得： )1256(25639。n時， 01?U； 2539。再取 1RW?，則式（11）可表示為： )128(39。用這兩類器件相結合的電路結構在許多高性能儀器儀表和電子產(chǎn)品中仍將被廣泛應用。單片機與 FPGA的接口方式一般有兩種，即總線方式與獨立方式。圖 FPGA與單片機的總線接口MCS51單片機的總線接口方式工作時序如圖 ，它以總線方式與 FPGA進行數(shù)據(jù)與控制信息通信，其通信工作時序是純硬件行為，只需一條單字節(jié)指令就能完成所需的讀寫時序，如：MOVX DPTR, A。然后由 P2口和 P0口分別輸出高 8位和低 8位的數(shù)據(jù)地址，并由 ALE的下降沿 P0口的低 8位地址鎖存于地址鎖存器。 外圍電路設計在設計中除單片機和 FPGA之外，還需要很多外圍電路來提供時鐘源和波形調整等，以下將簡要介紹各外圍電路的設計及參數(shù)選擇。這樣若要得到頻率為 F0（F0 為 20的倍數(shù)）赫茲的波形，只要輸入頻率為 64F0（HZ）的計數(shù)脈沖即可。如圖 。由于本設計要求濾波的分量主要為由 D/A產(chǎn)生的高頻分量，和要保留的頻率（小于 20KHZ）相差很遠，所以濾波器在通帶內(nèi)的平坦程度比其衰減陡度更為重要。正弦波的輸出頻率小于 ，為保證 ，又要盡可能抑制諧波和高頻噪聲，綜合考慮?。篟1=1KΩ，R2=1KΩ，C1=100pF,C=100pF。 本方案采用單片機控制, 由 4511驅動 4個共陰極數(shù)碼管 LED進行動態(tài)顯示相位和頻率。通過本次的設計，我學到了更為有趣的知識，自己的知識面也得到了進一步的擴展。在本次的畢業(yè)論文設計過程中，同指導老師共同商量設計思路；和同學們共同討論、解決問題……這都是團隊合作精神的體現(xiàn)。由于本人的水平有限，在本次設計中難免有缺點和漏洞之處，懇求大家批評指導，提出您寶貴的意見和建議，以便本人在以后的學習和工作中加以改正。 雙向地址/數(shù)據(jù)口 p2 : in std_logic_vector(7 downto 0)。 待讀入數(shù)據(jù)準備就緒標志位 ad_cs: out std_logic。 鎖存輸出數(shù)據(jù) 1datout2: out std_logic_vector(7 downto 0))。signal latch_out2 : std_logic_vector(7 downto 0)。beginprocess( ale ) 低 8位地址鎖存進程beginif ale39。 ale的下降沿將 p0口的低 8位地址鎖入鎖存器 end if。139。event and wr_enable1=39。end process。 寫禁止end if。139。process( p2, latch_addres, ready, rd ) 8031對 PLD中數(shù)據(jù)讀入進程begin if (latch_addres=01111110) and (p2=10011111) and (ready=39。) thenp0=latch_in1。process(latch1) 外部數(shù)據(jù)進入 FPGA進程beginif latch139。end if。 允許 A/D工作else ad_cs=39。datout1=latch_out1。library ieee。end chuzhi。when 0100=q=78。when 1000=q=39。end case。library ieee。 q:out std_logic)。begin if clk39。039。 else if c=1 then b:=39。 end if。end process。use 。sin,acc:out std_logic_vector(7 downto 0)。 signal msbs:std_logic_vector (7 downto 0)。beginfor i in 7 downto 0 loopmsbs(i)=acc8(i)。room1:lpm_romgeneric map(lpm_width=8, lpm_widthad=8, lpm_file=)port map(adress=msbs, inclock=clk, outclock=clk,