【正文】 (3)對(duì)于高速信號(hào)線盡量不走長(zhǎng)的平行線。event and clk=39。 Reg的 VHDL程序如下： LIBRARY IEEE。因此信號(hào)在器件中傳輸?shù)臅r(shí)候，所需要的時(shí)間是不能精確估計(jì)的，當(dāng)多路信號(hào)同時(shí)發(fā)生跳變的瞬間，就產(chǎn)生 “競(jìng)爭(zhēng)冒險(xiǎn) ”。 END IF。 第 4章 模塊生成及仿真 第頁(yè) IX ENTITY dataconvert IS PORT( convdata : IN STD_LOGIC。 convdata=addr(9)。 convdata : OUT STD_LOGIC。由以上的分配可以很方便的尋找某相位對(duì)應(yīng)的幅值。 ROM查找表的設(shè)計(jì)思想是把一個(gè)周期的正弦波分為四個(gè)部分，這主要是因?yàn)檎也ㄔ谝粋€(gè)周期內(nèi)分為正負(fù)兩部分，而在同正或同負(fù)的半個(gè)周期內(nèi)，取值是對(duì)稱(chēng)的。 inclock : IN STD_LOGIC 。 END rom2。因此 ， 我們選用 LPMROM[10]。顯然，此處存儲(chǔ)器 ROM可以看作一個(gè)從相位到正弦幅值的轉(zhuǎn)換器。 output =Q 。 ELSE IF (clk39。 output : OUT STD_LOGIC_VECTOR(9 downto 0) )。 PC 機(jī)與單片機(jī)可以采用最簡(jiǎn)單的連接方式 :只使用 TXD、 RXD 和 GND，這也是進(jìn)行全雙工通信所需的最少線路，所以設(shè)計(jì)中只要連接 COM 口的 5芯即 可。 第 3 章 基于 FPGA的 DDS模塊的實(shí)現(xiàn) 第頁(yè) XIII 設(shè)計(jì)模塊劃分 圖 3一 3FPGA 設(shè)計(jì)模塊流程圖 整個(gè)設(shè)計(jì)有一個(gè)頂層模塊，按照功能要求劃分成三個(gè)功能模塊，其中第二個(gè)模塊是 DDS 核心模塊，比較復(fù)雜，又劃分成 6 個(gè)模塊。(3)用內(nèi)部的存儲(chǔ)塊構(gòu)成存放多種波形數(shù)據(jù)的 ROM，并通過(guò)相應(yīng)的控制線進(jìn)行選擇 。因此，采用 FPGA 來(lái)設(shè)計(jì) DDS 系統(tǒng)具有很高的性?xún)r(jià)比。 波形發(fā)生器的 FPGA 實(shí)現(xiàn) 早期的 DDS 系統(tǒng)使用分離的數(shù)字器件搭接，隨著整個(gè)電路系統(tǒng)運(yùn)行頻率的升高，采用分離器件構(gòu)建的 DDS 電路有其自身無(wú)法克服的缺點(diǎn)，主要第 3 章 基于 FPGA的 DDS模塊的實(shí)現(xiàn) 第頁(yè) XI 表現(xiàn)在電磁兼容和 系統(tǒng)工作頻率上。 (5)能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次，模塊的規(guī)?？梢允侨我獾?，語(yǔ)言對(duì)此沒(méi)有任何限制。 1989 年， Cadence 公司收購(gòu)了 oateWay 公司， VerilogHDL 語(yǔ)一言成為 Cadenee 公司的私有財(cái)產(chǎn)。它可以使數(shù)字邏輯電路設(shè)計(jì)者利用這種語(yǔ)言來(lái)描述自己的設(shè)計(jì)思想，然后利用電子設(shè)計(jì)自動(dòng)化(EDA)工具進(jìn)行仿真，自動(dòng)綜合到門(mén)級(jí)電路，再利用 ASIC 或 FPGA 實(shí)現(xiàn)其具體功能。消息處理器可以自動(dòng)定位編譯過(guò)程中發(fā)現(xiàn)的錯(cuò)誤，編譯器還可以?xún)?yōu)化設(shè)計(jì)文件。 第 3 章 基于 FPGA的 DDS模塊的實(shí)現(xiàn) 第頁(yè) VII 圖 新建 VHDL編程模塊文件夾對(duì)話(huà)框 （ 2）每個(gè) VHDL編程模塊保存命名為自己所需的名稱(chēng)。 第 3 章 基于 FPGA的 DDS模塊的實(shí)現(xiàn) 第頁(yè) III 圖 新建工程路徑、名稱(chēng) 、頂層實(shí)體指定對(duì)話(huà)框 （ 3） 在以上步驟上繼續(xù)點(diǎn)擊 “NEXT”，直到如圖 所示對(duì)話(huà)選擇目標(biāo)器件為 Cyclone 系列的 EP1C6Q240C8。基于 SRAM 的 FPGA 器件經(jīng)常帶來(lái)一些其他的成本，包括 :啟動(dòng) PROMS 支持安全和 保密應(yīng)用的備用電池等等。 FPGA 的編程無(wú)須專(zhuān)用的 FPGA編程器，只須用通用的 EPROM、 PROM 編程器即可。(3)豐富的多層互連結(jié)構(gòu)的可編程聯(lián)機(jī) 。用單片機(jī)配置 FPGA 器件時(shí)，關(guān)鍵在于產(chǎn)生合適的時(shí)序。 FPGA 的基本特點(diǎn)主要有 :(l)采用 FPGA 設(shè)計(jì) ASIC 電路，用戶(hù)不需要投 片生產(chǎn)，就能得到合用的芯片。和 C 語(yǔ)言一樣， G語(yǔ)言定義了數(shù)據(jù)模型、結(jié)構(gòu)類(lèi)型和模塊調(diào)用語(yǔ)法規(guī)則等編程語(yǔ)言的基本要素，在功能的完 善性和應(yīng)用的靈活性上不比任何高級(jí)語(yǔ)言差。 DDS 輸出雜散比較大，這是由于信號(hào)合成過(guò)程中的相位截?cái)嗾`差、 D/A 轉(zhuǎn)換器的截?cái)嗾`差和 D/A 轉(zhuǎn)換器的非線性造成的。(2)頻 率切換速度快，可達(dá) us量級(jí) 。用相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器的相位取樣地址，這樣就可以把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值 (二進(jìn)制編碼 )經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。 DDS 的核心就是相位累加器，利用它來(lái)產(chǎn)生信號(hào)遞增的相位信息，整個(gè) DDS 系統(tǒng)在統(tǒng)一的參考時(shí)鐘下工作，每個(gè)時(shí)鐘周期相位累加器作加法運(yùn)算一次。這里 N為相位累加器的字長(zhǎng)， K稱(chēng)為頻率控制字。 :指的是輸出頻率的最小間隔。這種合成技術(shù)具有相對(duì)帶寬很寬，頻率切換時(shí)間短 (ns 級(jí) )，分辨率高 (uHz)，相位變化連續(xù)，低相位噪聲和低漂移，數(shù)字調(diào)制功能，可編程及數(shù)字化易于集成，易于調(diào)整等一系列性能指標(biāo)遠(yuǎn)遠(yuǎn)超過(guò)了傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平，為各種電子系統(tǒng)提供了優(yōu)于模擬信號(hào)源性能的高質(zhì)量的頻率源。主要表現(xiàn)在高頻率分辨率與快速轉(zhuǎn)換頻率之間的矛盾。直接頻率合成技術(shù)的固有缺點(diǎn)在間接頻率合成技術(shù)中得到了很到的改善。直接數(shù)字頻率合成。如需更新輸出信號(hào)，不必改動(dòng)任何線路和元器件，只需改寫(xiě)存儲(chǔ)器中的波形數(shù)據(jù)即可。 可變時(shí)鐘計(jì)數(shù) 器尋址方式 采用可變時(shí)鐘計(jì)數(shù)器尋址波形存儲(chǔ)器表，該方法是一種傳統(tǒng)型任意波形發(fā)生器。這種方式具有電路簡(jiǎn)單、實(shí)現(xiàn)方便等特點(diǎn)。這些新一代臺(tái)式儀器具有多種特性，可以執(zhí)行多種功能。從而促進(jìn)了函數(shù) 波形發(fā)生器向任意波形發(fā)生器的發(fā)展，各種計(jì)算機(jī)語(yǔ)言的飛速發(fā)展也對(duì)任意波形發(fā)生器軟件技術(shù)起到了推動(dòng)作用。 90 年代末，出現(xiàn)幾種真正高性能、高價(jià)格的函數(shù)發(fā)生器 [26〕、但是HP 公司推出了型號(hào)為 HP77OS 的信號(hào)模擬裝置系統(tǒng)，它由 HP877OA 任意 中國(guó)石油大學(xué)（北京 )本科設(shè)計(jì) 第 VI 頁(yè) 波形數(shù)字化和 HP1776A 波形發(fā)生軟件組成。 國(guó)內(nèi)外動(dòng)態(tài) 波形發(fā)生器的發(fā)展?fàn)顩r 波形發(fā)生器是能夠產(chǎn)生大量的標(biāo)準(zhǔn)信號(hào)和用戶(hù)定義信號(hào)，并保證高精度、高穩(wěn)定性 、可重復(fù)性和易操作性的電子儀器。Functional Waveform Generator 中國(guó)石油大學(xué)（北京 )本科設(shè)計(jì) 第 III 頁(yè) 目 錄 第一章 緒論 ................................................ IV 背景與意義 ...................................................................................... IV 國(guó)內(nèi)外動(dòng)態(tài) ....................................................................................... V 波形發(fā)生器的發(fā)展?fàn)顩r ........................................................ V 國(guó)外波形發(fā)生器產(chǎn)品介紹 .................................................. VII 函數(shù)波形發(fā)生器的幾種實(shí)現(xiàn)方式 ................................................. VII 程序控制輸出方式 .............................................................. VII DMA 輸出 方式 .................................................................... VII 可變時(shí)鐘計(jì)數(shù)器尋址方式 .................................................VIII 直接數(shù)字頻率合成方式 .....................................................VIII 第二章 直接數(shù)字頻率合成器的原理及性能 .................................................I 頻率合成器簡(jiǎn)介 .................................................................................I 頻率合成技術(shù)概述 ..................................................................I 頻率合成器主要指標(biāo) ............................................................ II DDS 原理 ......................................................................................... III 第三章 基于 FPGA 的 DDS 模塊的實(shí)現(xiàn) ...........................................................I 現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA)簡(jiǎn)介 ........................................................I 打開(kāi) Quartus II 軟件并建立工程 .......................................... II 新建 Block Diagram/Schematic File 并添加模塊電路。最后就這三個(gè)部分分別詳細(xì)地進(jìn)行了闡述。由于現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA)具有高集成度、高速度、可實(shí)現(xiàn)大容量存儲(chǔ)器功能的特性，能有效地實(shí)現(xiàn) DDS 技術(shù)，極大的提高函數(shù)發(fā)生器的性能，降低生產(chǎn)成本。 Field programable GateArray(FPGA)has the feature sof Iargeseale integration,high working frequency and ean realize lal’ge Memory,50FPGAeaneffeetivelyrealizeDDS. The of Corporation Altera ehosen to do the main digitalProcessing work， which based on its large sale and highs Peed. The 53C2440MCU ehosenasa control ehip這種信號(hào)發(fā)生器雖然具有輸出信號(hào)頻率范圍寬，結(jié)構(gòu)簡(jiǎn)單等優(yōu)點(diǎn)，但輸出 波形單一，不能產(chǎn)生任意波形，且頻率穩(wěn)定度和準(zhǔn)確度較差，頻率準(zhǔn)確度一般在 %以下，對(duì)于作為精密測(cè)量用的信號(hào)發(fā)生器，其頻率穩(wěn)定度一般要求達(dá)到。二是脈沖的占空比不可調(diào)節(jié)。波形發(fā)生器軟件的開(kāi)發(fā)正使波形數(shù)據(jù)的輸入變得更加方便和容易。在民用方面， vxl 模塊遠(yuǎn)遠(yuǎn)不如臺(tái)式儀器更為方便。 以下給出了幾種波形發(fā)生器的性能指標(biāo)，從中可以看出當(dāng)今世界上重要電子儀器生產(chǎn)商在波形發(fā)生器上的研制水平。 DMA 方式輸出信號(hào)，可以大大提高信號(hào)的數(shù)據(jù)輸出速率。但其取樣時(shí)頻率較高，對(duì)硬件的 要求也較高，而且常需多級(jí)分頻或采用高性能的鎖相環(huán)，其中分頻式的任意波形發(fā)生器頻率分辨率低，鎖相式的任意波形發(fā)生器頻率切換速度慢。所謂的頻率合成就是將一個(gè)高精度和高穩(wěn)定度的標(biāo)準(zhǔn)參考頻率，經(jīng)過(guò)混頻、倍頻與分頻等對(duì)它進(jìn)行加、減、乘、除的四則運(yùn)算，最終產(chǎn)生大量的具有同樣精確度和穩(wěn)定度的頻率源。此外寄生輸出大這是由于帶通濾波器無(wú)法將混頻器產(chǎn)生的無(wú)用頻率分量濾盡。它的跟蹤性能及低噪聲性能得到人們的重視得到迅速發(fā)展。完成直接數(shù)字 頻率合成的辦法，或者是用計(jì)算機(jī)求解一個(gè)數(shù)字遞推關(guān)系式。頻率合成器既要產(chǎn)生所需要的頻率，又要獲得純凈的信號(hào)。 相位累加器一波形 ROM 一 D/A 轉(zhuǎn)換器一低通濾波器 圖 2一 1DDS 結(jié)構(gòu)原理圖 圖 2一 l中相位累加 器結(jié)構(gòu)如圖 2 一 2所示。每來(lái)一個(gè)時(shí)鐘脈沖 fC，加法器將頻率控制字 K 與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。再由 D/A 完成數(shù)字抽樣信號(hào)到連續(xù)時(shí)域信號(hào)的轉(zhuǎn)換， D/A 輸出的臺(tái)階信號(hào)再經(jīng)低通濾波器平滑可以得到精確的連續(xù)正弦信號(hào)波形。 當(dāng) DDS 相位累加器采用 32 位字長(zhǎng)，時(shí)鐘頻率為 30MHz 時(shí)，它的輸出頻率 間隔可達(dá)到 。(7)全數(shù)字化實(shí)現(xiàn)，偏于集成，體積小，重量輕。當(dāng)然一味靠增加波形 ROM 的深度和字長(zhǎng)的方法來(lái)減小雜第 2 章 直接數(shù)字頻率合成器的原理及性能 第 1 頁(yè) 散對(duì)性能的提高總是有限的