【正文】 本課題在設(shè)計過程中，最復(fù)雜的部分就是 FPGA 硬件電路的設(shè)計和編程，在程序 設(shè)計過程中遇到了 FPGA 的冒險現(xiàn)象，該現(xiàn)象是程序設(shè)計中的一個難點，而 冒險 現(xiàn)象 往往會影響到邏輯電路的穩(wěn)定性 ， 時鐘端口、清零和置位端口對毛刺信號十分敏感，任何一點毛刺都可能會使系統(tǒng)出錯，只是由 于時間倉促，在系統(tǒng)設(shè)計中冒險現(xiàn)象仍沒有得到很 好的解決，經(jīng)過查詢各 方面的資料得知改善電路冒險的主要途徑有： 通過改變設(shè)計 破壞毛刺產(chǎn)生的條件，來減少毛刺的發(fā)生 ； 在系統(tǒng)中盡可能采用同步電路 等方法。邏輯綜合模塊可對設(shè)計進行優(yōu)化，然后自動地 將 用戶設(shè)計轉(zhuǎn)換成 Altera 器件內(nèi)部的目標結(jié)構(gòu)。于有關(guān)器件結(jié)構(gòu)的詳細信息己裝人開發(fā)工具，設(shè)計者不需手工優(yōu)化自己的設(shè)計，此設(shè)計速度非常快。 程序中各模塊設(shè)計框圖 如圖 51 所示。通過一個六狀態(tài)的狀態(tài)機控制產(chǎn)生七段顯示器的輸入和串行掃描控制信號 ， 利用掃描控制信號的高電平天津工程師范學(xué)院 2020 屆 本科生 畢業(yè)設(shè)計 19 驅(qū)動對應(yīng)的七段顯示器輸出。 (2)功能切換模塊 ， 功能鍵 key3 能改變自動 提醒 的功能模式，由 key3 生成 轉(zhuǎn)換時鐘 clk_func 當 clk_func 有效時鐘上升沿到來時，在不同的輸入控制下選擇不同的功能模式，輸出的顯示內(nèi)容也隨之變化。使各功能程序模塊化，子程序化，縮短程序的長度，加快運算速度天津工程師范學(xué)院 2020 屆 本科生 畢業(yè)設(shè)計 18 和節(jié)省數(shù)據(jù)存儲空間，減少程序執(zhí)行的時間。 (3) 合理分配系統(tǒng)資源，包括定時器 /計數(shù)器、中斷、堆棧等。 (4) 工藝無關(guān)性 在使用 VHDL 設(shè)計系統(tǒng)硬件時，沒有嵌入與工藝相關(guān)的信息。另一方面，在用 VHDL 設(shè)計電路時，缺乏統(tǒng)一的、有效的時序處理的描 述方法。抽象性意味著一個對象的特性可以在類描述中文檔化。為了能夠建立一個好的人機交互界面所以在顯示電路部分加了五個發(fā)光二極管進行電路功能的指示，其中 LED1 是表示提醒時間顯示狀態(tài)； LED2 表示正常時間顯示狀態(tài)； LEDLED5 表示沒有任何調(diào)整時鐘正常顯示狀態(tài)； LED4 表示提醒時間到并且與當前時間相同開始提醒。通過發(fā)光二極管亮、暗的不同組，可以顯示多中數(shù)字、字母以及其他符號。 ISD2560 硬件電路組成 該課題中的 ISD2560 芯片可以單獨進行錄放音。響應(yīng)時間取決于該端內(nèi)置的 5KΩ 電阻和從該端到 VSSA 端所接電容的時間常數(shù)。放音遇到 EOM 時， 本端輸出低電平脈沖。 片選（ CE ） :本端變低后（而且 PD 為低），允許進行錄放操作。此外，天津工程師范學(xué)院 2020 屆 本科生 畢業(yè)設(shè)計 13 ISD2560 還具備微控制器所需的控制接口。 單片機硬件電路 單片機在該課題中的主要作用是實現(xiàn) FPGA 和 ISD2560 語音芯片之間的通信和連接，所以單片機的硬件電路和 ISD2560 語音芯片混合連接在一起，見附錄 3 所示。當采用外部振蕩器時，該引腳接收振蕩器的信號，既把此信號天津工程師范學(xué)院 2020 屆 本科生 畢業(yè)設(shè)計 12 直接接到內(nèi)部時鐘發(fā)生器的輸入端。它是把組成微型計算機的各功能部件：中央處理器 CPU（ Central Processing Unit） 、隨機天津工程師范學(xué)院 2020 屆 本科生 畢業(yè)設(shè)計 11 存儲器 RAM（ Random Access Memory） 、只讀存儲器 ROM（ Read Access Memory） 、 I/O (Input/Output)接口電路、定時器 /計數(shù)器以及串行通訊接口等部件制作在一塊集成芯片中，構(gòu)成一個完整的微型計算機。 (4)報時長度設(shè)定模塊，用以設(shè)定報時時間的長短。實踐證明，在 FPGA 開發(fā)過程中，解決好器件內(nèi)、外各信號之間的時間關(guān)系 是設(shè)計成敗的關(guān)鍵，甚至需要反復(fù)修改設(shè)計才能獲得成功。編程文件通常采用電子器件工程聯(lián)合委員會 (JEDEC)標準格式。開發(fā)過程主要包括如下幾個步驟。為了使 FPGA 有更靈活的應(yīng)用，目前大多數(shù) FPGA 的 I/O單元設(shè)計為可編程模式，即通過軟件的靈活配置，可以適配不同的電氣標準與 I/O物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動電流的大小等。所設(shè)計出的電路，雖然不乏構(gòu)思巧妙者，但交流和修改不方便，設(shè)計所花費時間也較長。時間的顯示主要是通過顯示器來顯示當前時間或用戶設(shè)計的提醒時間，同時還 要 進行當前時間是否與提醒時間相符 的比較，如果相同 則 FPGA 輸出提醒信號。 方案二 使用數(shù)碼管顯示，因為我們只需要顯示數(shù)字且沒有什么特殊的要求。故我們沒有采用此方案。為此，在單片機的應(yīng)用設(shè)計中需要軟、硬件統(tǒng)籌考慮，設(shè)計者不但要熟練掌握匯編語言等編程技術(shù)，而且還要具備較扎實的單片機硬件方面的理論和實踐知識。它不是特指某個名稱、某個型號的某種芯片，而是泛指具有某些共性和特點的一個集成電路群。具有精確度高、提醒鈴聲可隨時更新、鈴聲更新方便、調(diào)試方便、實用性強等特點。 本文敘述了一種應(yīng)用 VHDL 語言對 FPGA 芯片進行控制實現(xiàn)計時、定時功能并結(jié)合單片機來實現(xiàn)系統(tǒng)的整體功能。 Tianjin University of Technology and Education 畢 業(yè) 設(shè) 計 專 業(yè)： 應(yīng)用電子技術(shù)教育 班級 學(xué)號 ： 020104 學(xué)生姓名： 王彥文 指導(dǎo)教師： 曲芳 講師 二 〇〇 七 年 六 月 天津工程師范學(xué)院本科生畢業(yè)設(shè)計 基于 FPGA 的語音定時提醒系統(tǒng) The system of the pronunciation timing and reminding 專業(yè)班級： 應(yīng)電 0201 班 學(xué)生姓名： 王彥文 指導(dǎo)教師： 曲芳 講師 系 別： 電子工程系 2020 年 6 月 摘 要 隨著信息時代的來臨 ， 人們的生產(chǎn)、生活正以一種全新的方式 展現(xiàn)在人們 的面前。本文介紹了系統(tǒng)的主要功能、硬件的組成和軟件的設(shè)計。該設(shè)計可將其稍作修改或完善形成產(chǎn)品推向市場。它不但具有高速度、高集成度性能，而且用戶可 以通過 VHDL（ Very high speed integrated circuit Hardware Description Language） 等硬件描述語言 重復(fù) 定義邏輯功能 (即可重復(fù)編程 )[1]，因而它能夠適應(yīng)各種應(yīng)用的需要，使數(shù)字系統(tǒng)的設(shè)計非常靈活，大大縮短系統(tǒng)研制的周期，大大減小系統(tǒng)的體積和所用芯片的品種，提高系統(tǒng)可靠性和可維護性 [9]。 天津工程師范學(xué)院 2020 屆 本科生 畢業(yè)設(shè)計 3 2 課題任務(wù) 及方案論證 主要任務(wù) 該課題中計時功能 是 最 基本功能， 實現(xiàn) 每隔一 秒 鐘計時一次，并在顯示屏上顯示當前 的時、分、秒時間 ； 鬧鐘提醒功能 是通過 人為設(shè)定 提醒 時間，如果當前時間與 所 設(shè)定 的提醒 時間相同，則揚聲器發(fā)出蜂鳴聲； 語音功能 是 通過按 下語音錄放鍵使 其進行語音錄入，也 可以對語音進行存儲和回放，同時可以將錄入的語音作為時鐘音樂進行語音提醒 。 方案二 使用硬件描述語言 ， 硬件描述語言 (HDL)是一種用于設(shè)計硬件電子系天津工程師范學(xué)院 2020 屆 本科生 畢業(yè)設(shè)計 4 統(tǒng)的計算機語言，它用軟件編程的方 式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式， 與傳統(tǒng)的門級描述方式相比它更適合大規(guī)模系統(tǒng)的設(shè)計?；跀?shù)碼管的價格便宜，使用方便，易于控制等特點所以采用了該方案。 顯示模塊的上電復(fù)位初值是 12:30 分，顯示結(jié)果是由 FPGA 芯片內(nèi)部的程序定義的，顯示的值根據(jù) FPGA 所給的信號不同發(fā)生改變，可以顯示正常 的時間、提醒時間、還有閃爍的調(diào)整時間。隨著 FPGA 器件的發(fā)展，自身與開發(fā)手段上的完善，以及推廣應(yīng)用方面的成就，不僅為 ASIC 的做出了貢獻，而且使數(shù)字系統(tǒng)邏輯設(shè)計的觀念、模式、方法面臨又一次新的沖擊。 (2) 基本可編程邏輯單元，是可編程邏輯的主體，可以根據(jù)設(shè)計靈活地改變其內(nèi)部連接與配置，完成不同的邏輯功能。 (1)設(shè)計輸入。編譯和適配自動進行，消除了人工布局和布線的麻煩，還可通過設(shè)計規(guī)則檢查 ，標出錯誤的位置和潛在的不可靠電路。 FPGA 的編程方式 FPGA 的編程方式分為兩大類 :一類是一次性編程 ，另一類是可多次編程。 (5)顯示控制及報時控制模塊，根據(jù)當前時間（由計時模塊輸出）、報時時間（由報時時 間設(shè)定模塊輸出）等信息決定當前的輸出數(shù)字和報時信號燈的亮、滅情況。由于它的結(jié)構(gòu)與指令功能都是按照工業(yè)控制要求設(shè)計的，故又叫單片微控制器。 單片機在該課題中的程序 單片機程序見附錄 7 ISD2560 語音芯片 ISD2560 是 ISD 系列單片語音錄放集成電路的一種。通過操縱地址和控制線可完成不同的任務(wù)，以實現(xiàn)復(fù)雜的信息處理功能，如信息的組合、連接、設(shè)定固定的信息段和信息管理等。芯片在本端的下降沿鎖存地直線和 P/R 端的狀態(tài)。芯片內(nèi)部會檢測電源電壓以 維護信息的完整性， 當電壓低于 時，本端變低，芯片只能放音。釋放時間則取決于該端外接的并聯(lián)對地電容和電阻設(shè)定的時間常數(shù)。其中開關(guān) SW 是控制芯片錄放音時使用的，當開關(guān)放開電路處于放音狀態(tài)，當開關(guān)按下電路處于錄音狀態(tài)；按鍵S1 是控制電路錄放音的起停按鍵，但要單獨進行錄音時必須把按鍵按下也就是說 必須 一直按住按鍵才能進行錄音，當處于放音狀態(tài)時按下該鍵可以暫停放音，再次按下時接著原來的狀態(tài)進行重放；按鍵 S2 是該電路的復(fù)位按鍵，要對該電路進行重新錄音時必須按一 下該鍵才能使所錄入的音是從該單元的起始地址開始的，如果在放音狀態(tài)時按下該鍵，則放音就重新開始。 LED 顯示塊中的發(fā)光二極管共有兩種連接方法。 LED 顯示器的硬件電路圖見附錄 5 ?？煞庋b性是指代碼和數(shù)據(jù)必須保存在同一單元中，封裝性可有選擇性的隱藏信息，使得某些信息對外界不可取。以前的唯一方法是通過組裝實現(xiàn)，但此方法編譯太慢，而且 VHDL 庫過分依賴模擬器環(huán)境。正因為 VHDL 的硬件描述與具體工藝無關(guān)，因而其程序的硬件實現(xiàn)目標器件有廣闊的選擇范圍，其中包括各種 CPLD、 FPGA 及 ASIC 等。分配好單元后，進一步將程序框圖畫成詳細的 操作流程。 VHDL 語言 程序編程過程介紹 該框圖內(nèi)共分為有限 狀態(tài)機模塊設(shè)計、計時 /調(diào)時模塊設(shè)計、提醒時間模塊設(shè)計、提醒時間長度模塊設(shè)計、顯示控制模塊設(shè)計和其他模塊設(shè)計。當切換至設(shè)置功能時，所設(shè)置的時 、 分 、 秒將閃爍。數(shù)碼管受掃描信號的驅(qū)動 ， 只有當該數(shù)碼 管的掃描信號為有效時， 才顯示出此刻 data 中的內(nèi)容。 自 動 復(fù) 位開始CLK分 頻 模 塊開機時 鐘 分 頻 模 塊功 能 切 換 模 塊k e y 3計 時 模 塊設(shè) 置 模 塊串 行掃 描控 制模 塊顯 示模 塊數(shù) 碼管模 塊key2key4 圖 51 程序中各模塊設(shè)計框圖 各功能模塊的程序 各功能模塊的程序見附錄 6。設(shè)計者通過開發(fā)工具首先進行邏輯功能的設(shè)計輸入，然后過一些步驟的軟件自動運行和轉(zhuǎn)換產(chǎn)生一個編程數(shù)據(jù)文件，用該編程數(shù)據(jù)編程 LD 芯片就可以使 PLD芯片具有與設(shè)計輸入完全相同的邏輯功能，而且還可以用開發(fā)系統(tǒng)軟件對所設(shè)計的結(jié)果進行 “功能仿真”以校驗設(shè)計功能的正確性。邏輯綜合是通過合并沉余邏輯來 簡 化設(shè)計，減少 了 設(shè)計所需的資源。所有系統(tǒng)在完善性方面還有待提高。 天津工程師范學(xué)院 2020 屆 本科生 畢業(yè)設(shè)計 22 總結(jié) “基于 FPGA 的語音定時提醒系統(tǒng)”是源于我們生活中的一個課題，該課題所實現(xiàn)的功能及性能可以經(jīng)過適當?shù)脑O(shè)計和完善運用于生活和生產(chǎn)實際中，例如一些辦公系統(tǒng)、家用電器方面、工廠的車間等環(huán)境。如果設(shè)計輸入完 全正確， 則生成設(shè)計專用數(shù)據(jù)庫。設(shè)計者可以選用自己熟悉的設(shè)計輸入工具 (如原理圖輸人或高級行語言 )建立設(shè)計，或?qū)⑽谋?、圖形和波形等設(shè)計方法任意組合建立起有層次的器件或多器件設(shè)計， MAX+PLUS II 把這些設(shè)計轉(zhuǎn)換成最終器件結(jié)構(gòu)所需的格式。計數(shù)器開始隨機置為任意值 M，設(shè)一固定值 N，如果MN，復(fù)位信號置為低電平有效 信號；如果 MN，計數(shù)器開始計數(shù)，直到 MN，復(fù)位信號 Ela 高電平無效信號變?yōu)榈碗娖接行盘? 。 (4)串行掃描控制模塊 ， 七段數(shù)碼管采用串行掃描顯示方式。 FPGA 實驗系統(tǒng)內(nèi)部 由晶體振蕩器產(chǎn)生一個高穩(wěn)定 的 20MHz 信號 ，根據(jù)需要 可借助計數(shù)器對此信號進行分頻 ， 得到 1Hz 秒信號和 1000Hz 掃描信號。 (6) 程序優(yōu)化。 (2) 定程序框圖，即根據(jù)所選擇的計算方法制定框圖，這不僅是程序設(shè)計的一個重要組成，而且是決定成敗的關(guān)鍵部分。另外， VHD