【正文】 d1024),.layer0_height(1239。d0),.layer0_left(1239。d360),.vout_s_height(1239。d360),.clipper_width(1239。d768),.vout_K_h(1639。d576),.vin_t_width(1239。wire[23:0] ch1_vout_ycbcr。wire[7:0] cvbs_data_ch2。wire ch2_f。wire ch0_f。assign hdmi_out_clk = vga_out_clk_fpga。assign cvbs_out_hs = 139。wire ch3_rd_burst_finish。wire ch2_wr_burst_data_req。wire[9:0] ch2_rd_burst_len。wire ch1_rd_burst_finish。wire ch0_wr_burst_data_req。wire[9:0] ch0_rd_burst_len。parameter CH4 = 5。d29。d附錄頂層程序：module top(//sysinput clk,input sys_key0,//i2cinput scl,inout sda,//vga output vga_out_clk,output vga_out_hs,output vga_out_vs,output vga_out_de,output[7:0] vga_out_rgb_b,30output[7:0] vga_out_rgb_g,output[7:0] vga_out_rgb_r,//hdmi output hdmi_out_clk,output hdmi_out_hs,output hdmi_out_vs,output hdmi_out_de,output[7:0] hdmi_out_rgb_b,output[7:0] hdmi_out_rgb_g,output[7:0] hdmi_out_rgb_r,//cvbs ininput cvbs_in_clkp,input cvbs_in_clkn,input[7:0] cvbs_in_data,//cvbs outoutput cvbs_out_clk,output[7:0] cvbs_out_data,output cvbs_out_hs,output cvbs_out_vs,output cvbs_out_de,//ddroutput wire[0 : 0] mem_cs_n,output wire[0 : 0] mem_cke,output wire[12: 0] mem_addr,output wire[2 : 0] mem_ba,output wire mem_ras_n,output wire mem_cas_n,output wire mem_we_n,inout wire[0 : 0] mem_clk,inout wire[0 : 0] mem_clk_n,output wire[3 : 0] mem_dm,inout wire[31: 0] mem_dq,inout wire[3 : 0] mem_dqs,output[0:0] mem_odt)。在這一次的畢業(yè)設(shè)計(jì)中，我意識(shí)到，之前所學(xué)的一切都是有用的，他是我們未來(lái)29的鋪墊，它帶給我們解決很多問(wèn)題的理論知識(shí)?？傊?，本次畢業(yè)設(shè)計(jì)鞏固了我們的專業(yè)理論知識(shí)，拓寬了視野，其中遇到的種種困難，提高了我們解決實(shí)際問(wèn)題的能力。圖 信號(hào)采樣 已知 FPGA 時(shí)鐘 50M 的一個(gè)周期為 2 個(gè)時(shí)鐘，從上圖可知水平同步信號(hào)頻率的一個(gè)周期為 2068 個(gè)時(shí)鐘，則根據(jù)運(yùn)算可知水平同步信號(hào)頻率為 ，同理可得垂直同步信號(hào)頻率為 60Hz，說(shuō)明此次設(shè)計(jì)的顯示時(shí)序符合要求。 下載程序 工程編譯成功之后，接著產(chǎn)生下載文件，下載方式如圖 所示。d0。d0。 v_video。amp。代碼如下：21assign hs_ = (h_t h_fp 1239。 圖像存儲(chǔ)模塊要使用 DDR2，則需要初始化、寫數(shù)據(jù)、讀數(shù)據(jù)等等步驟，由于 DDR 的時(shí)序要求19非常嚴(yán)格，所以操作 DDR2 是一個(gè)困難的工作。d768),vin_x_t 和 vin_y_t 分別為點(diǎn)計(jì)數(shù)和行計(jì)數(shù)，然后滿足assign clipper_wr_en = (vin_x_t clipper_left) amp。VGA 顯示的參數(shù).clipper_left(1239。在研究了本設(shè)計(jì)需求之后，將 FPGA 中的模塊主要分為圖像剪切模塊、圖像存儲(chǔ)模塊和圖像顯示模塊。它符合 HDMI1．3規(guī)范，可支持最高單色 12 位深度，用 HDMI 線即可實(shí)現(xiàn)顯示 1080P60Hz 的圖像。此外，為使輸入電源干凈，應(yīng)該將 的退耦電容連接在 ADV7123 的電源端和模擬地端。本次設(shè)計(jì)采用的是美國(guó) AD 公司的 ADV7123，它具有 240MHz 的最大采樣速度，三路10 位 D/A 轉(zhuǎn)換器，它的內(nèi)部電路及接口如圖 所示。 IF 補(bǔ)償濾波器能夠提高顏色解調(diào)。就是在某一個(gè)環(huán)節(jié)將信號(hào)處理掉,而不會(huì)對(duì)后面的模塊輸入端造成任何影響,既不會(huì)產(chǎn)生反射信號(hào)也不會(huì)對(duì)后面的信號(hào)構(gòu)成不必要的干擾。(6)RAS, CAS,WE:這三個(gè)信號(hào)高低電平不同的組合就決定了 DDR2SDRAM 選用哪種指令去操作,即不同的高低電平組合代表一利喻令。在 DDR2SDRAM 中,所有的地址和控制信號(hào)都是同步信號(hào),都是 CK 的上升沿和 CK的下降沿出現(xiàn)時(shí)才會(huì)被采集輸入到芯片內(nèi)部。FPGA 的系統(tǒng)時(shí)鐘從外部引入，采用的是 50M 的有源晶振，電路圖如圖 所示。 綜合工具的作用是將代碼綜合成為實(shí)際的電路。與 VHDL 相比，Verilog HDL 就是在 C 語(yǔ)言的基礎(chǔ)上發(fā)展起來(lái)的一種件描述語(yǔ)言，仿真器 VerilogXL 推出后使得 Verilog HDL 迅速得到推廣應(yīng)用。 顏色空間顏色空間是顏色集合的數(shù)學(xué)表示，最常用的三個(gè)顏色模型是RGB、YCbCr、YUV。圖 HDMI 接口R、G、B(3 基色信號(hào))、HS(行同步信號(hào))、VS(場(chǎng)同步信號(hào))是我們?cè)谠O(shè)計(jì) VGA 和HDMI 需要考慮的 5 個(gè)信號(hào)。FPGA 是基于查找表技術(shù)，查找表本質(zhì)上就是一個(gè)分布式 RAM 存儲(chǔ)器，因此結(jié)構(gòu)等同于有 4 位地址線的隨機(jī)存儲(chǔ)器，如圖所示。 對(duì)于視頻拼接技術(shù)而言：一方面，實(shí)時(shí)性一直是困擾視頻拼接的最大障礙。驅(qū)動(dòng)液晶顯示器，需要很高的掃描頻率以及極短的處理時(shí)間，而且還是驅(qū)動(dòng)一定數(shù)量的液晶顯示器，對(duì)處理數(shù)據(jù)的能力更加苛刻。基于 FPGA 的 VGA 和 HDMI 視頻拼接系統(tǒng)設(shè)計(jì)摘 要隨著圖像顯示技術(shù)的快速發(fā)展，圖像用戶界面和人機(jī)交互界面正朝著智能化、高速化、大屏幕化方向邁進(jìn)。從國(guó)內(nèi)外顯示系統(tǒng)的發(fā)展歷程來(lái)看，主要出現(xiàn)了以下幾種技術(shù)方案：（1）基于 ARM 的顯示控制系統(tǒng)，它是以 ARM 微控制器為處理的核心，系統(tǒng)雖然具有體積小、接口豐富和功耗低的優(yōu)點(diǎn)，但是它的開發(fā)周期過(guò)長(zhǎng)，系統(tǒng)不易于移植和升級(jí)，而且如果用于如圖像這種數(shù)據(jù)吞吐量比較大的處理，其運(yùn)行速度受到限制，這個(gè)問(wèn)題不容忽視。在現(xiàn)有條件下如何既能保證較好的拼接效果，又能夠很好的滿足實(shí)時(shí)性的要求，成為當(dāng)下研究中重點(diǎn)要解決的問(wèn)題；另一方面，在移動(dòng)視頻拼接系統(tǒng)應(yīng)用需求激增的情況下，2縮小硬件體積也是一個(gè)關(guān)鍵的問(wèn)題。 圖 LUT 單元結(jié)構(gòu)由圖 可知，四個(gè)輸入作為地址進(jìn)行查表，該地址上的值是由編譯軟件寫好，3該值就是所需要的邏輯值。其中 R、G、B 信號(hào)為數(shù)據(jù)信號(hào)，HS、VS 為控制信號(hào)。RGB 主要用于計(jì)算機(jī)圖形學(xué)中，YCbCr 和 YUV 主要用于視頻系統(tǒng)中，在本次設(shè)計(jì)中用到了 RGB 和 YCbCr。編寫代碼對(duì)綜合結(jié)果起著決定性的作用，好的編碼風(fēng)格可以更方便地配合綜合工具利用最新的技術(shù)得出更好的結(jié)果；經(jīng)過(guò)深思熟慮的設(shè)計(jì)將會(huì)有清晰的結(jié)構(gòu)和模塊，更容易進(jìn)行驗(yàn)證，從而有利于縮短設(shè)計(jì)周期。4. 設(shè)計(jì)約束文件 FPGA 設(shè)計(jì)中的約束文件可以完成時(shí)序約束、管腳約束。圖 時(shí)鐘發(fā)生電路JTAG 接口用于下載和調(diào)試程序，電路圖如 所示8圖 JTAG 接口 FLASH 電路設(shè)計(jì) 由于 FPGA 是基于 RAM 結(jié)構(gòu)的，不具有掉電記憶功能，所以需要 FLASH 存儲(chǔ)程序，在每次上電時(shí)重新配置 FPGA。而讀出的數(shù)據(jù)則是以 CK、CK的交叉沿為基準(zhǔn)。這其中 RAS代表行地址信號(hào),CAS代表列地址信號(hào),WE就是寫使能信號(hào)。DDR2 的電路圖如圖 所示圖 DDR2 電路 視頻輸入電路設(shè)計(jì) 本設(shè)計(jì)輸入的視頻是模擬視頻信號(hào)，由于 FPGA 處理的是數(shù)字信號(hào)，所以需要一個(gè) ADC 進(jìn)行轉(zhuǎn)換。 13圖 ADV7123 內(nèi)部圖要使用 ADV7123，它的時(shí)序是至關(guān)重要的。設(shè)計(jì)時(shí)序時(shí)，應(yīng)該注意 Pclk 是時(shí)鐘輸入端，在時(shí)鐘的上升沿瑣存 G0~GR0~RB0~B9 信號(hào)、/SYNC 信號(hào)以及/BLANK 信號(hào)。同時(shí)它后向兼容 DVI 1．O，因此它可以直接與 DVI 源相連接，比如高清數(shù)字機(jī)頂盒和 PC 等。本設(shè)計(jì)運(yùn)用 Verilog HDL 語(yǔ)言進(jìn)行設(shè)計(jì)。d0),.clipper_width(1239。amp。但是我們可以選擇 Altera 提供的 IP 核，來(lái)完成設(shè)計(jì)。d1) amp。 (v_t v_total)。/*視頻有效數(shù)據(jù)產(chǎn)生*/assign hs = hs_reg。elseh_t = h_t + 1239。elsev_t = v_t + 1239。 圖 下載程序到 FPGA由于 FPGA 是基于 RAM 結(jié)構(gòu)的，所以不具有掉電記憶功能，則要把程序存儲(chǔ)到25EEPROM 里，當(dāng) FPGA 上電啟動(dòng)時(shí)，它就從 EEPROM 里讀取程序。 實(shí)驗(yàn)結(jié)果圖 為使用圖像信號(hào)發(fā)生器，產(chǎn)生 1024x768 的測(cè)試信號(hào)。同時(shí)我和班上的同學(xué)互相幫助，學(xué)習(xí)，互相體諒，增強(qiáng)了我們的團(tuán)隊(duì)合作精神。這里，我先要感謝我們的學(xué)校，是她給予了我這樣一個(gè)學(xué)習(xí)的平臺(tái)，讓我在這次辛勤的學(xué)過(guò)了四年，學(xué)習(xí)到了人生中一筆最為可貴的財(cái)富，為我出去社會(huì)打下了堅(jiān)實(shí)的基礎(chǔ)，再者，我要感謝那些曾經(jīng)教過(guò)我的老師，使他們讓我在學(xué)習(xí)各種專業(yè)知識(shí)的同時(shí)，也同樣讓我這迷惘的四年的，慢慢的樹立目標(biāo)，找到自我，明確了未來(lái)發(fā)展的道路。parameter H_ACTIVE = 1639。 parameter V_ACTIVE = 1639。parameter H_TOTAL = H_ACTIVE + H_FP + H_SYNC + H_BP。parameter CH5 = 6。wire[23:0] ch0_rd_burst_addr。wire[63:0] ch0_wr_burst_data。32wire ch1_wr_burst_req。wire[23:0] ch2_rd_burst_addr。wire[63:0] ch2_wr_burst_data。wire ch3_wr_burst_req。b1。//////////////////////////////////////////////wire pll_27m。wire ch1_de。wire ch3_de。wire[7:0] cvbs_data_ch3。video_pro(.MEM_DATA_BITS(MEM_DATA_BITS))video_pro_m0(.rst_n(139。d360),.vin_t_height(1239。h005a),.vout_K_v(1639。d360),.clipper_top(1239。d576),.vout_t_width(1239。d0),.layer0_width(1239。d768),.layer0_alpha(839。d0),.layer0_width(1239。//////////////////////////////////////////////////////vout_display_pro vout_display_pro_m0(.rst_n(rst_n),.dp_clk(vga_out_clk_fpga),.h_fp(H_FP[11:0]),.h_sync(H_SYNC[11:0]),.h_bp(H_BP[11:0]),.h_active(H_ACTIVE[11:0]),.h_total(H_TOTAL[11:0]),.v_fp(V_FP[11:0]),.v_sync(V_SYNC[11:0]),.v_bp(V_BP[11:0]), .v_active(V_ACTIVE[11:0]),.v_total(V_TOTAL[11:0]),.hs(vga_out_hs),.vs(vga_out_vs),.de(vga_out_de),.rgb_r(vga_out_rgb_r),.rgb_g(vga_out_rgb_g),.rgb_b(vga_out_rgb_b),