基于dsp的視頻采集系統(tǒng)的設(shè)計(jì)-免費(fèi)閱讀
【正文】 通過本次課程設(shè)計(jì)，使我對DSP的設(shè)計(jì)與使用有了更深的認(rèn)識，鞏固了我在《DSP原理及應(yīng)》課程中所學(xué)的基本理論知識和實(shí)驗(yàn)技能，使我對《基于DSP的視頻采集系統(tǒng)的設(shè)計(jì)》課程有了更深入的了解，進(jìn)一步激發(fā)了我對所學(xué)專業(yè)學(xué)習(xí)的興趣；提高了我的動腦設(shè)計(jì)和實(shí)踐能力，對我的幫助很大。使用集成開發(fā)環(huán)境配合 JTAG 仿真器進(jìn)行開發(fā)是目前采用最多的一種調(diào)試方式。 CPLD主要是由可編程邏輯宏單元(MC，Macro Cell)圍繞中心的可編程互連矩陣單元組成。 通過I2C總線讀、寫片內(nèi)的上述寄存器，可以完成輸入通道選擇、電平箝位和增益控制、亮度、色度和飽和度控制等功能。關(guān)于這一點(diǎn)，在系統(tǒng)初期開發(fā)過程中已有深切體會[1]。 軟件主要分為采集和處理兩部分，論文中詳細(xì)地介紹了這兩個部分的工作過程和軟件功能的實(shí)現(xiàn)，給出了程序設(shè)計(jì)的流程。 2 設(shè)計(jì)內(nèi)容數(shù)字圖像處理中，由于數(shù)據(jù)量大、算法難度高，因此實(shí)時性成為技術(shù)難點(diǎn)之一。CNS應(yīng)能為建筑物或建筑群的擁有者（管理者）及建筑物內(nèi)的各個使用者提供有效的信息服務(wù)。以CPLD器件作為控制單元和外圍接口，以FIFO為緩存結(jié)構(gòu)，能夠有效地實(shí)現(xiàn)視頻信號的采集與讀取的高速并行，具有整體電路簡單、可靠性高、集成度高、接口方便等優(yōu)點(diǎn)（下面開始寫你在本設(shè)計(jì)中做作的工作，如設(shè)計(jì)了什么硬件，軟件等。 本系統(tǒng)的功能是把CCD攝像頭采集到的模擬視頻信號轉(zhuǎn)化成數(shù)字視頻信號，然后對數(shù)字視頻信號根據(jù)需要進(jìn)行處理，處理后的結(jié)果通過通信模塊輸送給需要它的諸如機(jī)器人等設(shè)備。過去的視頻信號采集系統(tǒng)采用小規(guī)模數(shù)字和模擬器件，來實(shí)現(xiàn)高速運(yùn)算放大、同步信號分離、亮度/色度信號分離、高速A/D變換、鎖相環(huán)、時序邏輯控制等電路的功能。 SAA7110/SAA7110A的控制總線接口為I2C總線。由于SAA7110A輸出的兩個時鐘信號LCC和LCC2與采樣時鐘和數(shù)據(jù)輸出時鐘同步，因而可以作為采樣數(shù)據(jù)接口控制子系統(tǒng)中數(shù)據(jù)存儲控制的時鐘和完成各種功能的同步時鐘，系統(tǒng)不需要再生成或采用另外的時鐘信號，從而避免了外部時鐘、采樣時鐘和視頻信號相互間的同步和鎖相問題，既保證了整個系統(tǒng)的同步，又極大地降低了系統(tǒng)設(shè)計(jì)的復(fù)雜度。這里采用的是TMS320c67131 CPLD(Complex Programmable Logic Device)復(fù)雜可編程邏輯器件，是從PAL和GAL器件發(fā)展出來的器件，相對而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。JTAG 仿真器也稱為 JTAG 調(diào)試器，是通過 ARM 芯片的 JTAG 邊界掃描口進(jìn)行調(diào)試的設(shè)備。兩個比較器的輸出電壓控制 RS 觸發(fā)器和放電管的狀態(tài)。我在此對各位老師表示誠摯的感謝！
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