小數(shù)分頻頻率合成器的理論基礎(chǔ)(翻譯)-免費閱讀
【正文】 在1989年，他被任命為NFWO副研究員，作為NFWO高級研究員于1992年，研究室主任魯汶，他在哪里自1990年以來一直是副教授。他自1994年比利時魯汶，ESAT云母實驗室獲得該大學(xué)的博士學(xué)位。從以前的公式可以看出，電源振蕩器信號作為一個乘數(shù)因子在中心頻率的功率譜密度和在調(diào)制頻率。小數(shù)N的ΔΣ調(diào)制器的聯(lián)合使用PLL甚至可以進一步探討。數(shù)字可編程直接由分頻控制因素支持。對于頻率高于PLL帶寬，整形的相位噪聲的過濾作用，將抑制循環(huán)?；诰€性/白噪聲模型，給出合理結(jié)果為第二和高階調(diào)制器[2]的ΔΣ調(diào)制器的輸出 （8）其中n表示現(xiàn)在調(diào)制器的階數(shù)m（Z）和E（Z）分別為輸出比特流的Z變換和量化噪聲。這種復(fù)雜性方法，以及相關(guān)的成本，它只適合高性能設(shè)備，在特定的測試設(shè)備。但是，如果這個分頻比PLL帶寬高得多，他們會大力減少循環(huán)過濾作用理論上，它可以完全刪除它們，因為我們知道信號之間的相位差適用于相位檢測器。累加器值同時也是增加到一。該塊系統(tǒng)框圖如圖6所示。因此，如果低相位噪聲要求覆蓋很寬的頻率波段，我們必須建立一個折中相位噪聲接近并遠離合成頻率，參考頻率抑制和回路的開關(guān)時間。從參考噪聲的噪聲傳遞函數(shù)源和輸出的VCO噪聲，分別給出 （2） （3）由于環(huán)路濾波器H（S），具有低通特性，將參考源的相位噪聲低傳遞給輸出和乘以N，而相位噪聲VCO的將是高傳遞到輸出，造成噪音環(huán)路帶寬之外的組件不衰減。技術(shù)頻率范圍相位噪聲+毛刺頻率精度轉(zhuǎn)換時間集成度直接模擬低好好非?？煨⌒椭苯訑?shù)字低不好好非?？烊考蒔LL高好折中全部Fract PLL（ΔΣ 控制 ）高不好好快全部因此，高頻率的穩(wěn)定性和準確性，低相位噪聲和高頻率合成能力，似乎是唯一真正的選擇是PLL[5,12]。電壓通常主要控制振蕩器（VCO）構(gòu)成整合的問題。然而，這種技術(shù)不適合高頻的和傳統(tǒng)的CMOS低相位噪聲合成（或BiCMOS工藝）技術(shù)。第3節(jié)中，眾所周知的數(shù)字鎖相環(huán)介紹，這種結(jié)構(gòu)的主要限制。此頻率合成器必須不僅能夠產(chǎn)生感興趣的頻帶內(nèi)的所有頻率，以及產(chǎn)生具有高純度的，由于不斷下降的頻道間距。它通過使用數(shù)字DS調(diào)制器來控制分頻值展示了如何消除這些雜散噪聲線。最后，數(shù)字DS調(diào)制器的使用同分數(shù)N圖1 典型的射頻部分，一個無線接收器/發(fā)射器系統(tǒng)在無線系統(tǒng)領(lǐng)域，在過去幾年中主要重點一直是在一個完整的系統(tǒng)的全面整合，包括發(fā)射器/接收器和頻率合成器，使用短溝道CMOS或BiCMOS工藝（見[1,13]其引用）。在第4節(jié)，小數(shù)N分頻PLL原理解釋，結(jié)構(gòu)最重要的問題是確定的。事實上，集成度實現(xiàn)這種技術(shù)是相當減少，產(chǎn)生的結(jié)果實現(xiàn)起來非常昂貴。但是，目前它也有可能集成這個模塊在一個標準的CMOS技術(shù)之上，即使在千兆赫茲的頻率范圍內(nèi)操作和實現(xiàn)了非常低的相位噪聲的數(shù)字[3,8,9,14]。高頻率操作的需求和需要鎖定環(huán)路到一個相對較低的頻率參考結(jié)合使用數(shù)字模塊的簡單做數(shù)字鎖相環(huán)，數(shù)字分頻器和數(shù)字鑒相器，非常有吸引力的（見圖4）。因此，輸出相位噪聲約為等于向參考源的相位噪聲乘以N在頻率低于環(huán)路帶寬下，或等于VCO的相位噪聲在頻率高于環(huán)路帶寬下。由于在數(shù)字鎖相環(huán)頻率分辨率是直接依賴于參考頻率，它時下很難甚至是不可能實現(xiàn)這種結(jié)構(gòu)頻率分辨率，開關(guān)和相位噪聲要求的電信市場的要求。圖6 N分數(shù)鎖相環(huán)如果我們約定沒有溢出值是N1時，有一個溢出值是N2，然后我們得到立即得到 （4a）我們也可以表達在輸出頻率或，定義我們將得到 (4b)請注意，分頻器是不是在事實上除以在每個周期的分數(shù)值的輸出頻率。當累加器的值達一，溢出和分度值變?yōu)镹2。我們可以應(yīng)用累計DAC的相位誤差，正確縮放值和減去相位檢測器輸出。5．ΔΣ鎖相環(huán)這是一個簡單的問題，認識到累加器事實上是一階的ΔΣ調(diào)制器?，F(xiàn)在，我們可以計算的ΔΣ調(diào)制器的使用效果分頻器輸出相位噪聲假設(shè)一個理想的VCO。還值得指出，如果PLL階數(shù)是一個比調(diào)制器的階數(shù)高，由于使用的ΔΣ調(diào)制器輸出的相位噪聲特性將壓縮到濾波器操作的頻率PLL帶寬和fr=2之間。然而，為了滿足嚴格的要求，主要是市場的開關(guān)時間，相位噪聲和頻率分辨率，有必要使
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