【正文】 CC1=POINTS_C1。 END IF。 END IF。 IF t=2500000 then t:=0。039。 VARIABLE POINTS_B1: STD_LOGIC_VECTOR(3 DOWNTO 0)。 ENTITY JFQ IS PORT(RST: IN STD_LOGIC。 END IF。139。 ELSIF clock39。 END IF。 END IF。139。 end if。039。 SIGNAL DB: STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。 D1=39。139。039。 STATES=W3。) THEN A1=39。 ELSIF (A=39。039。139。 B1=39。AND B=39。039。 BEGIN PROCESS(CLK) IS BEGIN IF CLR=39。 A, B, C, D: IN STD_LOGIC。 end if。 elsif t=100 then segcs=00000100。 if t=000 then segcs=10000000。 end if。 then t:=t+1。 seg : out std_logic_vector(6 downto 0)。entity seg is Port (clk : in std_logic。9 when others =DOUT7=1111111。1 when 0010 =DOUT7=0100100。（2）譯碼器模塊YMQ的VHDL程序：LIBRARY IEEE。 ELSIF CP39。ENTITY SCN IS PORT( CP:IN STD_LOGIC。希望學(xué)校以后多安排一些類似的實(shí)踐環(huán)節(jié)，讓同學(xué)們學(xué)以致用。end process。 elsif t=101 then segcs=00000010。 elsif t=001 then segcs=00100000。最終勝負(fù)結(jié)果也是通過這個分?jǐn)?shù)來判別的。 CC1=POINTS_C1。 END IF。 END IF。 IF t=2500000 then t:=0。039。本模塊采用74LS112芯片，設(shè)置成兩個電路一個加法器和一個減法器。 QA=TMPA。 THEN IF TMPA=0000 THEN TMPA:=1001。EVENT AND clock=39。 END PROCESS。 IF TB=39。 then IF TA=39。兩個比較器的翻轉(zhuǎn)分別由高電平觸發(fā)THR和低電平觸發(fā)TRI的輸入電壓與比較基準(zhǔn)電壓比較決定，其輸出控制RS觸發(fā)器和放電BJT晶體客T的狀態(tài)。 END PROCESS。039。 C1=39。AND C=39。139。039。 D1=39。AND D=39。039。139。139。B1=39。形成第一搶答信號后，用編碼、譯碼及數(shù)碼顯示電路顯示第一搶答者的組別，控制揚(yáng)聲器發(fā)出音響，并啟動答題計時電路。（四）可操作性由于VHDL具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設(shè)計，在不改變源程序的條件下，只需改變端口類屬參量或函數(shù)，就能輕易地改變設(shè)計的規(guī)模和結(jié)構(gòu)。并且具有多層次的設(shè)計描述功能，支持設(shè)計庫和可重復(fù)使用的元件生成。（2）VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗(yàn)設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進(jìn)行仿真模擬。利用EDA工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出IC版圖或PCB版圖的整個過程在計算機(jī)上自動處理完成。此時，顯示器從初始值開始計時，計至0時停止計數(shù)。智力競賽搶答器的設(shè)計分為四個模塊：鑒別鎖存模塊；答題計時模塊；搶答計分模塊以及掃描顯示模塊。目前市場上已有各種各樣的智力競賽搶答器, 但絕大多數(shù)是早期設(shè)計的, 以模擬電路、數(shù)字電路或者模擬電路與數(shù)字電路相結(jié)合的產(chǎn)品。本文采用經(jīng)８輸入與非門和非門后的反饋信號的高電平作為解鎖存，用555定時器的模型來倒計時，同時以脈沖信號來控制加法器和減法器來控制搶答過程中的計分，應(yīng)用二極管和數(shù)碼顯示管為主要部件來設(shè)計掃描顯示器。（2）具有計分功能。在初始狀態(tài)時，各組計分給出一個固定的值并將它掃描顯示在屏幕上，當(dāng)計分或者要顯示的數(shù)據(jù)發(fā)生變化時，再次掃描并顯示出來。本文所指的EDA技術(shù)，主要針對電子電路設(shè)計、PCB設(shè)計和IC設(shè)計。1993年，IEEE對VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的10761993版本，（簡稱93版）。這種將設(shè)計實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點(diǎn)。應(yīng)用VHDL進(jìn)行系統(tǒng)設(shè)計，有以下幾方面的特點(diǎn)。（三）獨(dú)立性VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)。 根據(jù)以上的分析，我們可將整個系統(tǒng)分為四個主要模塊：鑒別鎖存模塊,答題計時模塊,計分電路模塊,掃描顯示模塊。 THEN STATES=0000。039。AND C=39。 C1=39。039。139。AND B=39。 B1=39。139。039。 ELSE A1=39。 STATES=0000。計時器從規(guī)定的時間倒計時，計時為零時計時結(jié)束。 ELSIF clock39。 。 END IF。 THEN TMPA:=0000。 TMPB:=DB。 END IF。 答題計時仿真圖時序仿真分析：CLK為輸入時鐘信號，LDN為輸入信號，表示開始答題，：當(dāng)選手開始答題的時候，CLK輸入時鐘脈沖信號，開始記時間，當(dāng)選手答題完畢后，記時結(jié)束，如若在規(guī)定時間內(nèi)沒完成答題，則表示答題失敗。EVENT AND clk=39。 ELSIF ADD=39。 ELSIF CHOS=0010 THEN IF POINTS_B1=1001 THEN POINTS_B1:=0000。 ELSIF CHOS=0100 THEN IF POINTS_D1=1001 THEN POINTS_D1:=0000。 END IF。 計分電路仿真圖時序仿真分析：RST為輸入控制信號，用來復(fù)位，ADD為輸入信號，表示答對一題加分，CHOSE輸入信號，用來選擇選手，AA2，AA1，AA0，BB2，BB1，BB0為輸出信號，表示記分的結(jié)果，：選擇A選手答題，如答對，則輸出A2為1，如答錯，則輸出A1為1，如沒答，則輸出A0為0。) then t:=t+1。 seg=C1。 seg=0000000。通過本次課程設(shè)計的學(xué)習(xí)，我深深的體會到設(shè)計課的重要性和目的性所在。如果沒有她嚴(yán)謹(jǐn)細(xì)致、一絲不茍地批閱和指正，本文很難在這個短時間內(nèi)完成。039。 END IF。 END YMQ。6 when 0111 =DOUT7=1111000。use 。 ZBXS:in std_logic_vector(6 downto 0)。定時1MSbegin if clk39。 else t:=0。event and clk_fresh=39。 seg=B1。 seg=JSXS2。 USE 。 CONSTANT W2: STD_LOGIC_VECTOR:=0010。B1=39。139