基于fpga的數(shù)字頻率計(jì)設(shè)計(jì)報(bào)告-免費(fèi)閱讀
【正文】 所以本次實(shí)驗(yàn)圓滿成功。在界面的左下角雙擊【 Generate Programing File】。NET SEG3 LOC = C12。NET DP LOC = C11。 WAIT FOR 100 NS。039。USE 。 END CASE。 WHEN 0011=SEG=0110000。 WHEN 011=DATA=DATAIN(15 DOWNTO 12)。 OVERIN : IN STD_LOGIC。 END PROCESS。 END IF。 IF DIN(23 DOWNTO 20)=0000 AND DIN(19 DOWNTO 16)=0000 THEN QOU(23 DOWNTO 20)=1111。 END IF。 QOU(19 DOWNTO 16)=1111。 IF DP1=39。 THEN IF DIN(23 DOWNTO 20)=0000 THEN QOU(23 DOWNTO 20)=1111。 DP2: IN STD_LOGIC。 END PROCESS。architecture Behavioral of CTRLS isSIGNAL CNT: STD_LOGIC_VECTOR(2 DOWNTO 0):=000。end Behavioral。 AND SE100=39。 AND SE100=39。 AND SE100=39。 SE100 : in STD_LOGIC。譯碼顯示：該模塊實(shí)現(xiàn)的是對(duì)鎖存器鎖存的數(shù)據(jù)進(jìn)行處理并顯示輸出，以及小數(shù)點(diǎn)的不同閘門的輸出顯示，以及電路板上七段顯示譯碼管的掃描信號(hào)輸出。architecture Behavioral of ADVOCATES isbeginS6(23 DOWNTO 20)=S0。 entity ADVOCATES is Port ( S0 : in STD_LOGIC_VECTOR (3 downto 0)。 THEN 當(dāng)時(shí)鐘信號(hào)下降沿時(shí)，實(shí)現(xiàn)鎖存 QOU=DIN。use 。039。use 。 WAIT FOR 100 NS。 SIGNAL CQ : std_logic_vector(3 downto 0)。 CO : OUT std_logic)。USE 。139。 THEN 判斷使能信號(hào)，有效則進(jìn)行計(jì)數(shù)，否則不作處理 IF CQI=1001 THEN CQI=0000。 定義中間信號(hào)CQI，用于數(shù)據(jù)輸出的循環(huán)計(jì)數(shù)beginPROCESS(CLK,CLR) IS BEGIN IF CLR=39。use 。END。BEGIN uut: CONTROLS PORT MAP( FREF = FREF, GAT = GAT, CLR = CLR)。ARCHITECTURE behavior OF TBCON_vhd IS COMPONENT CONTROLS PORT(FREF : IN std_logic。 END PROCESS。039。039。use 。FREF=39。BEGIN uut: SELE PORT MAP( SE1 = SE1, SE10 = SE10, SE100 = SE100, F1HZ = F1HZ, F10HZ = F10HZ, F100HZ = F100HZ, FREF = FREF, DP1 = DP1, DP2 = DP2, DP3 = DP3)。 SIGNAL F10HZ : std_logic := 39。 SIGNAL SE1 : std_logic := 39。 F1HZ : IN std_logic。源代碼編寫完成后保存并生成圖形文件符號(hào)如圖：仿真文件編寫如下：LIBRARY ieee。139。 IF SE1=39。 THEN FREF=F10HZ。139。 AND SE100=39。 DP1 : out STD_LOGIC。use 。 wait for 10 ps。 SIGNAL clkout100 : std_logic。 clkout10 : OUT std_logic。end Behavioral。 t1K=1。 end if。 end if。end process。beginprocess(clk)is begin if clk39。 architecture Behavioral of fenpinqi issignal t1:integer range 1 to 24000000。use 。 系統(tǒng)單元模塊劃分:1）分頻器，將產(chǎn)生用于計(jì)數(shù)控制的時(shí)鐘分別為1HZ，10HZ，100HZ脈沖和1KHZ的用于七段顯示數(shù)碼管掃描顯示的掃描信號(hào)。由一個(gè)高穩(wěn)定的石英振蕩器和一系列數(shù)字分頻器組成了時(shí)基信號(hào)發(fā)生器，它輸出時(shí)間基準(zhǔn)(或頻率基準(zhǔn))信號(hào)③去控制門控電路形成門控信號(hào)④，門控信號(hào)的作用時(shí)間T是非常準(zhǔn)確的(由石英振蕩器決定)。 b、采用記憶顯示方法 c、實(shí)現(xiàn)對(duì)高位無(wú)意義零的消隱。如果計(jì)數(shù)式頻率計(jì)的顯示器單位為“KHz”，即小數(shù)點(diǎn)定位在第三位。6）譯碼顯示，用于產(chǎn)生使七段顯示數(shù)碼管的掃描數(shù)字顯示，小數(shù)點(diǎn)顯示的輸出信號(hào)，同時(shí)對(duì)高位的無(wú)意義零進(jìn)行消隱。 clkout100 : out STD_LOGIC。signal c2:std_logic。 由于48MHZ的的信號(hào)，前一半的時(shí)候c1為0，則后一半是為1，就完成了對(duì)信號(hào)進(jìn)行分頻，產(chǎn)生了1HZ的信號(hào) t1=1。 elsif t10=2400000 then c2=not c2。 then 方法同上 if t100240000 then t100=t100+1。139。clkout10=c2。ENTITY tbb_vhd ISEND tbb_vhd。039。 wait for 10 ps。其原程序和分析如下： library IEEE。 F10HZ : IN STD_LOGIC。139。 DP2=39。139。 DP3=39。139。 END IF。ARCHITECTURE behavior OF TTB_vhd IS COMPONENT SELE PORT(SE1 : IN std_logic。 DP2 : OUT std_logic。039。 SIGNAL DP1 : std_logic。 wait for 100 ns。仿真結(jié)果如圖：有仿真結(jié)果可知閘門選擇器工作正常，能夠準(zhǔn)確輸出我們所需的信號(hào)。 CLR : out STD_LOGIC)。 該過(guò)程對(duì)時(shí)鐘信號(hào)又一次進(jìn)行分頻，產(chǎn)生出半個(gè)周期時(shí)間為1的控制信號(hào)，作為計(jì)數(shù)使能，保證了時(shí)間的準(zhǔn)確性 END IF。 該過(guò)程產(chǎn)生清零信號(hào)，即當(dāng)使能信號(hào)為無(wú)效0同時(shí)時(shí)鐘為0時(shí)，即在技術(shù)始終無(wú)效半個(gè)時(shí)鐘時(shí)間后，對(duì)計(jì)數(shù)器清零 ELSE CLR=39。USE 。039。139。該模塊是使用六個(gè)十進(jìn)制計(jì)數(shù)器同步并聯(lián)而成的，首先我們?cè)O(shè)計(jì)用于并聯(lián)的十進(jìn)制計(jì)數(shù)器，原程序如下：library IEEE。 CO : out STD_LOGIC)。139。 END IF。 進(jìn)位信號(hào)，最高位的僅為信號(hào)作為計(jì)數(shù)的溢出信號(hào) CQ=CQI。 CLR : IN std_logic。039。 wait for 100 ns。鎖存器使用下降沿鎖存，即當(dāng)計(jì)數(shù)器的使能信號(hào)變?yōu)闊o(wú)效的一瞬間我們令鎖存器將數(shù)據(jù)鎖存。end LATCH4。上述文件編寫完成后保存編譯生成圖形文件符號(hào)如圖：再編寫一位鎖存器，源程序代碼如下：library IEEE。architecture Behavioral o
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