【正文】 2. 簡(jiǎn)要介紹 EDA技術(shù)的發(fā)展歷程。 選擇 1. EDA技術(shù)發(fā)展歷程的正確描述為 ( )。 2. EDA技術(shù)經(jīng)歷了 、 和 三個(gè)發(fā)展階段。除了掌握基本的 VHDL 語法之外，還要從硬件電路設(shè)計(jì)方向理解 VHDL 語言的精髓，即程序的描述應(yīng)該與具體可實(shí)現(xiàn)的電路一一對(duì)應(yīng)；理解硬件行為的并行性與 VHDL語言的并行性、仿真的順序性之間的關(guān)系；掌握系統(tǒng)建模和分析方法，能夠?qū)⒏鞣N語 句熟練地應(yīng)用到自己的設(shè)計(jì)中。如 Altera 公司的 DSP Builder(將在第 4 章中著重介紹 )，它準(zhǔn)許設(shè)計(jì)人員在 MATLAB 中設(shè)計(jì)算法，通過 Simulink進(jìn)行系統(tǒng)集成，然后導(dǎo)出 HDL 設(shè)計(jì)文本到 Quartus II中進(jìn)行實(shí)現(xiàn)，從而完成 DSP 開發(fā)工具到EDA工具的無縫連接。設(shè)計(jì)仿真通常使用 Model Tech公司 (已被 Mentor收購(gòu) )的 ModelSim和圖形化的測(cè)試激勵(lì)生成器 HDL Bencher。在適配后，系統(tǒng)生成 EDIF、 VHDL和 Verilog網(wǎng)表文件。更重要的是，綜合器會(huì)在將程序映射成電路的同時(shí)加入目標(biāo)器件的可行性約束，這點(diǎn)類似于 ASIC 庫的標(biāo)準(zhǔn)單元參數(shù)。 功能仿真僅僅完成了對(duì) VHDL所描述電路的邏輯功能進(jìn)行測(cè)試模擬，以觀察其實(shí)現(xiàn)的功能是否滿足設(shè)計(jì)需求，因而仿真過程并不涉及任何具體器件的硬件特性。有時(shí)為了提高電路的性能和效率，工程師會(huì)采用專業(yè)的第三方 EDA 軟件進(jìn)行邏輯綜合，如 Syplify，然后再用相對(duì)應(yīng)的器件商提供的適配器進(jìn)行適配。因此，基于這一層的仿真的許多 VHDL 語句是不能被綜合的，如 Wait 語句。 D o w n l o a d ) 圖 16 VHDL 開發(fā) FPGA/CPLD 電子系統(tǒng)的流程 邏輯綜合和優(yōu)化 EDA工具的使用大大簡(jiǎn)化了電路設(shè)計(jì)的工作，提高了效率。 1. 源程序的編輯和編譯 利用 EDA 技術(shù)進(jìn)行工程設(shè)計(jì)，首先要做的就是將目標(biāo)系統(tǒng)用文本方式或者圖形方式表示出來，然后進(jìn)行排錯(cuò)編譯，變成工程師熟悉的 VHDL格式，為下一步的“邏輯綜合”做準(zhǔn) 備。 第 1 章 EDA 概 述 ? 9 ? 設(shè)計(jì)輸入 計(jì)算輔助設(shè)計(jì)的作用就是省去了大量的圖紙并可以隨時(shí)隨地對(duì)當(dāng)前設(shè)計(jì)進(jìn)行更改，然后進(jìn)行加工制造，所以“設(shè)計(jì)輸入”是 EDA 技術(shù)中最基本也是非常重要的一環(huán)。與 ASIC設(shè)計(jì)相比， CPLD/FPGA最顯著的優(yōu)勢(shì)就是開發(fā)周期短、投資風(fēng)險(xiǎn)小、產(chǎn)品上市快和 硬件升級(jí)余地大。這些標(biāo)準(zhǔn)單元均是預(yù)先用全定制方法設(shè)計(jì)，并經(jīng)過嚴(yán)格的驗(yàn)證和優(yōu)化的 IP 庫，其性能可以滿足大部分電路的要求。這種芯片的集成度極高，有全定制和半定制兩種。在電子產(chǎn)品性能提高、復(fù)雜度增大的同時(shí)，產(chǎn)品的更新?lián)Q代也越來越快。 ● 基于 CPLD/FPGA 實(shí)現(xiàn)的嵌入式系統(tǒng)。 ● 基于 CPLD/FPGA實(shí)現(xiàn)的簡(jiǎn)單的低端電子系統(tǒng)、控制系統(tǒng)和信息處理系統(tǒng)。為了滿足千差萬別的系統(tǒng)用戶提出的設(shè)計(jì)要求，最好的辦法就是由用戶自己設(shè)計(jì)芯片，然后把他們想設(shè)計(jì)的電路直接放在自己的專用芯片上。此時(shí)的工程師主要借助計(jì)算機(jī)完成 PCB 板的布局布線、電路性能模擬、邏輯仿真和預(yù)測(cè)。因而，無論是電子系統(tǒng)設(shè)計(jì)還是集成電路芯片設(shè)計(jì)，如果沒有 EDA 技術(shù)的支持都將難以完成。 ● 配套的軟件工具。狹義定義的 EDA 就是電子設(shè)計(jì)自動(dòng)化，即通過相關(guān)的開發(fā)軟件，自動(dòng)完成用軟件方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化，以及布局布線、邏輯仿真等工作，最終完成對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載，從而形成集成電子系統(tǒng)，不包含電子生產(chǎn)自動(dòng)化。尤其是進(jìn)入 21 世紀(jì)以來，電子設(shè)計(jì)自動(dòng)化 (Electronic Design Automation， EDA)和電子系統(tǒng)設(shè)計(jì)自動(dòng)化 (Electronic System Design Automation， ESDA)已成為現(xiàn)代電子系統(tǒng)設(shè)計(jì)和制造的主要技術(shù)手段。 本章重點(diǎn)： ● EDA技術(shù)發(fā)展和應(yīng)用 ● EDA工程設(shè)計(jì)流程 ● EDA集成開發(fā)工具 EDA 工程簡(jiǎn)介 EDA 工程是現(xiàn)代電子信息工程領(lǐng)域中一門發(fā)展迅速的新技術(shù)。 ● 可編程邏輯器件，即應(yīng)用 EDA 技術(shù)完成電子系統(tǒng)設(shè)計(jì)的載體。所以， EDA技術(shù)是現(xiàn)代電子系統(tǒng)設(shè)計(jì)發(fā)展的必然趨勢(shì)。 由于工程師對(duì)圖形符號(hào)的使用受限，傳統(tǒng)的人工布線難以滿足高度復(fù)雜的產(chǎn)品要求且效率低下。有了自動(dòng)綜合功能的 CAE 對(duì)保證電子系統(tǒng)的設(shè)計(jì)，制造出最佳的電子產(chǎn)品起著至關(guān)重要的作用。在單芯片中集成微控制器 /微處理器核 (MCU/MPU)、數(shù)字信號(hào)處理單元 (DSP)、存儲(chǔ)器、嵌入式硬件 /軟件、數(shù)字 /模擬混合器件的技術(shù)已經(jīng)實(shí)現(xiàn)。通過 SOPC技術(shù)和 EDA技術(shù)，現(xiàn)代 DSP 系統(tǒng)可以在 FPGA上完全實(shí)現(xiàn)。所以，未來電子系統(tǒng)的設(shè)計(jì)與規(guī)劃將不再是電子工程師的專利。圖 12和圖 13分別給出了一個(gè) LED 點(diǎn)陣系統(tǒng)的原理圖和版圖。就目前來講，只有高性能的CPU、存儲(chǔ)器和一些特殊應(yīng)用如高壓器件采用全定制設(shè)計(jì)。 邏 輯物 理需 求 分 析算 法 設(shè) 計(jì)（ A l g o r i t h m O p t i m i z a t i o n ）構(gòu) 架 設(shè) 計(jì)（ A r c h i t e c t u r e E x p l o r a t i o n )R T L 設(shè) 計(jì)（ R T L D e s i g n ）R T L 驗(yàn) 證（ R T L V e r i f i c a t i o n )綜 合（ S y n t h e s i s )門 級(jí) 驗(yàn) 證（ G a t e l e v e l V e r i f i c a t i o n )后 端 設(shè) 計(jì)（ B a c k e n d )電 路 參 數(shù) 提 ?。?C i r c u i t E x t r a c t i o n )版 圖 驗(yàn) 證（ L a y o u t V e r i f i c a t i o n )生 產(chǎn) 制 造（ M a n u f a c t u r e )測(cè) 試（ T e s t )流 程 軟 件 工 具M(jìn) a t l a bC / C + +S y s t e m CC / C + +算 法 和 構(gòu) 架設(shè) 計(jì) 仿 真 工 具V H D LV e r i l o g H D LS y s t e m V e r i l o g設(shè) 計(jì) 輸 入 工 具R T L 檢 查 工 具驗(yàn) 證 工 具仿 真 工 具綜 合 數(shù) 據(jù) 庫S y s t e m V e r i l o g綜 合 工 具時(shí) 序 分 析 工 具驗(yàn) 證 工 具仿 真 工 具等 效 性 檢 查 工 具后 端 數(shù) 據(jù) 庫布 局 布 線 和參 數(shù) 提 取 工 具S y s t e m V e r i l o g 驗(yàn) 證 仿 真 工 具 圖 14 ASIC 設(shè)計(jì)流程和各個(gè)步驟所使用的軟件工具 EDA 技術(shù)與 VHDL 程序開發(fā)基礎(chǔ)教程 ? 8 ? CPLD/FPGA設(shè)計(jì) CPLD(Complex Programmable Logic Device，復(fù)雜可編程邏輯器 件 )和 FPGA(Field Programmable Garry Array，現(xiàn)場(chǎng)可編程門陣列 )隨著 EDA技術(shù)的發(fā)展已經(jīng)成為電子設(shè)計(jì)領(lǐng)域的重要角色，其應(yīng)用相當(dāng)廣泛，同時(shí)也是本書介紹的重點(diǎn)。這些特性使它的發(fā)展前景一片光明。值得注意的是，在設(shè)計(jì)過程中和設(shè)計(jì)完成后還要進(jìn)行大量的“仿真測(cè)試”，尤其是 比較復(fù)雜且龐大的系統(tǒng)，其測(cè)試向量將會(huì)變