集成電路技術(shù)和計(jì)算機(jī)技術(shù)的發(fā)展使得數(shù)字系統(tǒng)的設(shè)計(jì)理-文庫(kù)吧
2025-07-29 18:44 本頁(yè)面
【正文】 件系統(tǒng)來看，有些專業(yè)人士認(rèn)為 EDA的未來發(fā)展將會(huì)表現(xiàn)為以下幾種形式。 ● 基于 CPLD/FPGA實(shí)現(xiàn)的簡(jiǎn)單的低端電子系統(tǒng)、控制系統(tǒng)和信息處理系統(tǒng)。 ● 基于 CPLD/FPGA+MCU實(shí)現(xiàn)的將 EDA技術(shù)和 單片機(jī)技術(shù)綜合應(yīng)用的較高端的電子系統(tǒng)、控制系統(tǒng)和信號(hào)處理系統(tǒng)。 ● 基于 CPLD/FPGA+專用數(shù)字信號(hào)處理單元實(shí)現(xiàn)的高端 DSP 系統(tǒng)。當(dāng) EDA技術(shù)和專用 DSP 處理器綜合使用時(shí)，這種系統(tǒng)對(duì)數(shù)字信號(hào)的處理能力將會(huì)大大加強(qiáng)，從而適應(yīng)語(yǔ)音、圖像等多媒體應(yīng)用的需求。 ● 基于 FPGA實(shí)現(xiàn)的現(xiàn)代 DSP 系統(tǒng)。通過 SOPC技術(shù)和 EDA技術(shù)，現(xiàn)代 DSP 系統(tǒng)可以在 FPGA上完全實(shí)現(xiàn)。 ● 基于 FPGA實(shí)現(xiàn)的 SOC系統(tǒng)。借助超大規(guī)模的 FPGA， EDA可以完成更復(fù)雜功能的系統(tǒng)設(shè)計(jì)，甚至包含一個(gè)或者多個(gè)嵌入式 CPU或 DSP 系統(tǒng)。 ● 基于 CPLD/FPGA 實(shí)現(xiàn)的嵌入式系統(tǒng)。將 EDA 技術(shù)和 SOPC 技術(shù)有機(jī)結(jié)合，使用CPLD/FPGA實(shí)現(xiàn)含有嵌入式處理器的電子系統(tǒng)并應(yīng)用在專用的、定制性較強(qiáng)的嵌入式領(lǐng)域也是一個(gè)很重要的發(fā)展方向。 綜上所述，隨著工藝的進(jìn)步和 EDA 技術(shù)的不斷發(fā)展，軟硬件協(xié)同設(shè)計(jì)將顯得越來越重要。 EDA技術(shù)的應(yīng)用也將向廣度和深度兩個(gè)方向繼續(xù)發(fā)展，今后還會(huì)超越電子設(shè)計(jì)的范疇，從而進(jìn)入其他領(lǐng)域。隨著 SOC 和 SOPC 的發(fā)展， IP 核復(fù)用的概念越來越為業(yè)界所接受，這也正符合 VHDL語(yǔ)言的設(shè)計(jì)理念。所以，未來電子系統(tǒng)的設(shè)計(jì)與規(guī)劃將不再是電子工程師的專利。 EDA 技術(shù)的應(yīng)用 目前， EDA技術(shù)的應(yīng)用范疇已經(jīng)很廣。在高度發(fā)達(dá)和信息化的今天，社會(huì)的發(fā)展已經(jīng)離不開電子產(chǎn)品的進(jìn)步。在電子產(chǎn)品性能提高、復(fù)雜度增大的同時(shí)，產(chǎn)品的更新?lián)Q代也越來越快。這種快速發(fā)展的原因主要來自生產(chǎn)制造技術(shù)和電子設(shè)計(jì)技術(shù)的發(fā)展，前者以微細(xì)加工為第 1 章 EDA 概 述 ? 5 ? 代表，目前主流工藝為 45nm；后者的核心就是 EDA技術(shù)，如圖 11所示，其應(yīng)用范疇主要分為以下幾個(gè)方面。 ● 印制電路板 (PCB)的設(shè)計(jì) ● 全定制數(shù)字電路 (ASIC)的設(shè)計(jì) ● FPGA/CPLD等可編程器件上的電子系統(tǒng)設(shè)計(jì) 如果沒有 EDA 技術(shù)的支持，想完 成先進(jìn)的電子系統(tǒng)設(shè)計(jì)幾乎是不可能的。反過來，生產(chǎn)制造技術(shù)的不斷進(jìn)步又必將對(duì) EDA 技術(shù)提出新的要求，如器件模型的建立，大規(guī)模電路布局布線算法的優(yōu)化，超深亞微米工藝下電路功耗的分析以及安全性的保證等。 用 戶 功 能 定 義（ F u n c t i o n . S p e c i f )波 形 輸 入（ W a v e )H D L 文 本 輸 入（ T e x t )電 路 圖 輸 入（ G r a p h ）A S I C 設(shè) 計(jì) 平 臺(tái)硬 件 語(yǔ) 言 編 譯 工 具邏 輯 綜 合 工 具功 能 分 析 工 具布 局 布 線 工 具版 圖 生 成 工 具形 式 驗(yàn) 證 工 具C P L D / F P G A 設(shè) 計(jì) 平 臺(tái)硬 件 語(yǔ) 言 編 譯 工 具邏 輯 綜 合 工 具功 能 分 析 工 具布 局 布 線 工 具時(shí) 序 分 析 工 具編 程 下 載 工 具P C B 設(shè) 計(jì) 平 臺(tái)原 理 圖 編 譯 工 具網(wǎng) 表 生 成 工 具布 局 布 線 工 具規(guī) 則 檢 查 工 具電 磁 兼 容 分 析 工 具熱 分 析 工 具半 導(dǎo) 體 I C 產(chǎn) 品可 編 程 邏 輯 產(chǎn) 品P C B 系 統(tǒng)電 子 系 統(tǒng) 整 機(jī) 設(shè) 計(jì) 、 制 造 的 最 終 產(chǎn) 品 圖 11 EDA 工程應(yīng)用范疇 PCB設(shè)計(jì) PCB(Printed Circuit Board，印制電路板 )主要用作電子系統(tǒng)的載體，工程師通常將集成電路元件焊接在 PCB板上完成整個(gè)電子系統(tǒng)的搭建、控制、通信等功能。圖 12和圖 13分別給出了一個(gè) LED 點(diǎn)陣系統(tǒng)的原理圖和版圖。由圖 13 可知該 PCB 安裝了一個(gè) 7行 5 列的點(diǎn)陣，可以通過控制二極管的通斷實(shí)現(xiàn)特定圖像或字符的顯示。 用戶功能定義 () 波形輸入 (Wave) HDL 文本輸入 (Text) 電路圖輸入 (Graph) EDA 技術(shù)與 VHDL 程序開發(fā)基礎(chǔ)教程 ? 6 ? 圖 12 LED 點(diǎn)陣系統(tǒng)的原理圖 圖 13 LED 點(diǎn)陣系統(tǒng)的版圖 ASIC設(shè)計(jì) ASIC(Application Specific Intergrated Circuits，專用集成電路 )是 EDA技術(shù)應(yīng)用在電子系統(tǒng)設(shè)計(jì)的高端產(chǎn)物。這種芯片的集成度極高，有全定制和半定制兩種。 全定制設(shè)計(jì)需要設(shè)計(jì)者完成包括版圖 在內(nèi)的所有電路的設(shè)計(jì)，制造廠商只需將其印制在晶片 (Wafer)上，因此需要大量人力物力。可以認(rèn)為，全定制設(shè)計(jì)從晶體管級(jí)開始，可以控制幾乎所有的電路參數(shù)，唯一的限制是制造廠商的工藝條件，所以對(duì)設(shè)計(jì)者來說它是最靈活的。高水平的工程師可以讓全定制的芯片達(dá)到最好的性能和最低的功耗。但是，這種方法的設(shè)計(jì)成本也是最高的，通常需要花費(fèi)更多的時(shí)間且風(fēng)險(xiǎn)性較大，只有在可多次重用、產(chǎn)量非常大或者對(duì)性能功耗等有極其苛刻的要求時(shí)才會(huì)選用這種設(shè)計(jì)方法。就目前來講，只有高性能的CPU、存儲(chǔ)器和一些特殊應(yīng)用如高壓器件采用全定制設(shè)計(jì)。 半 定制是目前比較流行的一種解決方案。這種設(shè)計(jì)的特點(diǎn)是由生產(chǎn)廠家提供給工程師標(biāo)準(zhǔn)單元庫(kù)，其中包括各種門電路、觸發(fā)器、 RAM，甚至較復(fù)雜功能的模塊，用戶可以靈活地將它們組合起來實(shí)現(xiàn)自己所需要的功能。這些標(biāo)準(zhǔn)單元均是預(yù)先用全定制方法設(shè)計(jì)，并經(jīng)過嚴(yán)格的驗(yàn)證和優(yōu)化的 IP 庫(kù)，其性能可以滿足大部分電路的要求。除此之外，這些標(biāo)準(zhǔn)單元的高度相同，物理設(shè)計(jì)可以完全自動(dòng)化，從而使得設(shè)計(jì)者能夠在相對(duì)較短的時(shí)間內(nèi)實(shí)現(xiàn)功能比較強(qiáng)大的電路。具體的設(shè)計(jì)靈活性和功能強(qiáng)弱主要受生產(chǎn)廠商工藝水平和標(biāo)準(zhǔn)單元庫(kù)的性能影響。 圖 14 描述了 ASIC 設(shè)計(jì) 的基本工作流程和設(shè)計(jì)過程中所使用的軟件工具，需要注意的是，使用不同標(biāo)準(zhǔn)單元庫(kù)所設(shè)計(jì)出來的系統(tǒng)，性能會(huì)有較大的不同，因此設(shè)計(jì)者需要認(rèn)真考慮選用何種庫(kù)。由于不同標(biāo)準(zhǔn)單元構(gòu)成的芯片仍然需要進(jìn)行所有掩膜層的設(shè)計(jì)，它的制造周第 1 章 EDA 概 述 ? 7 ? 期仍然較長(zhǎng)，大約兩個(gè)月左右，且制造成本也比較高。 邏 輯物 理需 求 分 析算 法 設(shè) 計(jì)（ A l g o r i t h m O p t i m i z a t i o n ）構(gòu) 架 設(shè) 計(jì)（ A r c h i t e c t u r e E x p l o r a t i o n )R T L 設(shè) 計(jì)（ R T L D e s i g n ）R T L 驗(yàn) 證（ R T L V e r i f i c a t i o n )綜 合（ S y n t h e s i s )門 級(jí) 驗(yàn) 證（ G a t e l e v e l V e r i f i c a t i o n )后 端 設(shè) 計(jì)（ B a c k e n d )電 路 參 數(shù) 提 取（ C i r c u i t E x t r a c t i o n )版 圖 驗(yàn) 證（ L a y o u t V e r i f i c a t i o n )生 產(chǎn) 制 造（ M a n u f a c t u r e )測(cè) 試（ T e s t )流 程 軟 件 工 具M(jìn) a t l a bC / C + +
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