【正文】 得非常大，這樣就會導(dǎo)致測試時(shí)間過長，工作量很可能超過一個(gè)人年。圖 16 更加具體地描述了 VHDL 開發(fā) FPGA/CPLD 電子系統(tǒng)的流程。 通過前面的介紹，讀者應(yīng)該可以理解綜合器的功能，即將 HDL 語言針對硬件結(jié)構(gòu)進(jìn)行編譯、綜合、優(yōu)化和轉(zhuǎn)換，最終獲得電路的門級甚至更底層的描述文件，形成一個(gè)用作中間銜接的網(wǎng)表文件。當(dāng)適配完成后，EDA軟件可以利用適配所產(chǎn)生的仿真文件進(jìn)行精確的時(shí)序仿真。 VHDL 仿真器利用 此文件進(jìn)行功能仿真，其仿真結(jié)果與門級仿真器所作的功能仿真結(jié)果基本一致。但如果是針對 ASIC設(shè)計(jì)，在通過了上述的仿真過程后還要進(jìn)行后仿真，即加入了針對特定工藝庫中標(biāo)準(zhǔn)器件模型的參數(shù)信息，如延時(shí)等，再對綜合所得的電路進(jìn)行仿真驗(yàn)證，看最終的電路是否符合設(shè)計(jì)要求。 MAX+Plus II提供了一個(gè)與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，易學(xué)易用。它提供給用戶從程序設(shè)計(jì)到綜合、布線、仿真和下載的全套解決方案，并且可以很方便地與其他 EDA 工具進(jìn)行銜接。圖 110 給出了 ispLEVER的集成開發(fā)環(huán)境。 EDA技術(shù)的學(xué)習(xí)重點(diǎn) 從實(shí)用角度講，作者認(rèn)為 EDA 技術(shù)需要掌握四個(gè)方面，即： ● 可編程邏輯器件 ● 硬件描述語言 (VHDL或者 Verilog) ● 配 套的軟件工具 ● 實(shí)驗(yàn)開發(fā)系統(tǒng) 對于大規(guī)模可編程邏輯器件，讀者需要了解其基本分類、結(jié)構(gòu)、工作原理和各家廠商的主流產(chǎn)品、性能指標(biāo)等參數(shù)，這樣可以確定最適合于目標(biāo)系統(tǒng)的器件。了解這些知識對于設(shè)計(jì)的正確性、芯片資源利用的高效性以及設(shè)計(jì)效率的提高等有很大的幫助。 7. 邏輯綜合后生成的網(wǎng)表文件為 8. 布局布線主要完成 。 A. 輸入 → 綜合 → 布線 → 下載 → 仿真 B. 布線 → 仿真 → 下載 → 輸入 → 綜合 C. 輸入 → 綜合 → 布線 → 仿真 → 下載 D. 輸入 → 仿真 → 綜合 → 布線 → 下載 6. 下列編程語言中不屬于硬件描述語言的是 ( )。 7. 詳細(xì)描述 EDA設(shè)計(jì)的整個(gè)流程。 A. Quartus II B. ISE C. ispDesignEXPERT D. Syplify Pro 4. 下列幾種仿真中考慮了物理模型參數(shù)的仿真是 ( )。 第 1 章 EDA 概 述 ? 17 ? 5. 常用的設(shè)計(jì)輸入方式有 、 和 。 EDA技術(shù)的學(xué)習(xí)方法 讀者在學(xué)習(xí) EDA技術(shù)的過程中首先接觸的就是 VHDL的基本編程，在這里應(yīng)該熟練掌握基本門電路、多路選擇器和狀態(tài)機(jī)的編寫；然后掌握配套 的 CPLD/FPGA開發(fā)軟件，通過實(shí)際的案例和應(yīng)用設(shè)計(jì)邊學(xué)邊用，理論和實(shí)踐相結(jié)合，最終成為一名出色的工程師。 圖 111 System Generator 和 Matlab 聯(lián)合開發(fā) DSP 系統(tǒng) EDA 技術(shù)的學(xué)習(xí)重點(diǎn)和學(xué)習(xí)方法 作為一門發(fā)展迅速并有著廣闊前景的新技術(shù)， EDA涉及面廣，內(nèi)容豐富。 ispDesignEXPERT 是該公司的第四代產(chǎn)品，同時(shí)它也是一套完整的 EDA 集成開發(fā)環(huán)境，可以支持原理圖輸入，包括 ABEL 語言在內(nèi)的可編程語言文本輸入以及混合輸入等輸入方式。圖 17 給出了 Quartus II 的 GUI 界面。下面分別對幾個(gè)比較常用的軟件進(jìn)行簡要的介紹，有興趣的讀者可以參見相關(guān)書籍或者軟件指導(dǎo)手冊。 目標(biāo)器件的編程和下載 如果編譯、綜合、布線適配和仿真等都沒有發(fā)現(xiàn)問題，就可以認(rèn)為該設(shè)計(jì)理論上已經(jīng)符合設(shè)計(jì)要求，然后由相應(yīng)的 CPLD/FPGA廠商提供的軟件將最終的下載文件通過編程器或者EDA 技術(shù)與 VHDL 程序開發(fā)基礎(chǔ)教程 ? 12 ? 下載電纜燒入目標(biāo)器件中，即 CPLD 或 FPGA。因?yàn)榇藭r(shí)的仿真是根據(jù) VHDL源程序的語義進(jìn)行的，與具體電路沒有關(guān)系，屬于高層仿真，所以可以加入適用于仿真控制的語句以及相關(guān)的預(yù)定義函數(shù)和庫文件。 布局布線和適配 邏輯綜合所得的網(wǎng)表必須通過適配器對 某一具體的目標(biāo)器件進(jìn)行邏輯映射才能轉(zhuǎn)換成實(shí)際的電路。因?yàn)橐坏┻x定了要使用的 EDA設(shè)計(jì)軟件，其基本的編譯綜合和優(yōu)化算法也就固定了。但是，當(dāng)目標(biāo)系統(tǒng)變得很大時(shí)，這種設(shè)計(jì)方法會使設(shè)計(jì)圖變得密密麻麻，走線也非常繁雜，反而降低了易讀性，很難搞清電路的實(shí)際功能，從而導(dǎo)致EDA 技術(shù)與 VHDL 程序開發(fā)基礎(chǔ)教程 ? 10 ? 相應(yīng)設(shè)計(jì)移植、入檔和交流都很困難，不利于團(tuán)隊(duì)合作。 由上可知，對于目標(biāo)器件為 FPGA/CPLD 的 EDA 工程設(shè)計(jì)，其設(shè)計(jì)流程也應(yīng)該有相似的步驟。 R o u t e )綜 合（ S y n t h e s i s )下 載 驗(yàn) 證（ D o w n l o a d amp。 圖 14 描述了 ASIC 設(shè)計(jì) 的基本工作流程和設(shè)計(jì)過程中所使用的軟件工具，需要注意的是，使用不同標(biāo)準(zhǔn)單元庫所設(shè)計(jì)出來的系統(tǒng)，性能會有較大的不同，因此設(shè)計(jì)者需要認(rèn)真考慮選用何種庫。高水平的工程師可以讓全定制的芯片達(dá)到最好的性能和最低的功耗。反過來，生產(chǎn)制造技術(shù)的不斷進(jìn)步又必將對 EDA 技術(shù)提出新的要求，如器件模型的建立，大規(guī)模電路布局布線算法的優(yōu)化，超深亞微米工藝下電路功耗的分析以及安全性的保證等。 EDA技術(shù)的應(yīng)用也將向廣度和深度兩個(gè)方向繼續(xù)發(fā)展，今后還會超越電子設(shè)計(jì)的范疇，從而進(jìn)入其他領(lǐng)域。當(dāng) EDA技術(shù)和專用 DSP 處理器綜合使用時(shí)，這種系統(tǒng)對數(shù)字信號的處理能力將會大大加強(qiáng)，從而適應(yīng)語音、圖像等多媒體應(yīng)用的需求。借助這時(shí)的 EDA，設(shè)計(jì)人員可以在不熟悉各種器件廠商和工藝的情況下，完成電子系統(tǒng)的EDA 技術(shù)與 VHDL 程序開發(fā)基礎(chǔ)教程 ? 4 ? 設(shè) 計(jì)。這些進(jìn)步促進(jìn)了 CAD 工具的逐步完善和發(fā)展，尤其是在設(shè)計(jì)方法學(xué)、設(shè)計(jì)工具集成化方面取得了質(zhì)的飛躍，使得 EDA技術(shù)進(jìn)入了計(jì)算機(jī)輔助工程設(shè)計(jì)，即 CAE 階段。 計(jì)算機(jī)輔助設(shè)計(jì)階段 早期的電子系統(tǒng)設(shè)計(jì)是采用分立元件，隨著 MOS 晶體管技術(shù)的發(fā)展，集成電路的應(yīng)用越來越廣泛，硬件系統(tǒng)設(shè)計(jì)進(jìn)入了初級階段。在整個(gè) EDA設(shè)計(jì)電子系統(tǒng)的過程中，實(shí)驗(yàn)開發(fā)系統(tǒng)是實(shí)現(xiàn)可編程器件下載和驗(yàn)證的工具，因而尤為重要。 本書主要講解 VHDL 在 FPGA 中的使用原則和設(shè)計(jì)方法。通過描述 EDA工具的設(shè)計(jì)流程，使讀者可以了解利用 EDA 工具進(jìn)行設(shè)計(jì)輸入、綜合優(yōu)化、布局布線和下載仿真等操作的概念和方法。通過介紹 EDA工具的發(fā)展歷程，向讀者闡述現(xiàn)代數(shù)字系統(tǒng)的發(fā)展方向和 設(shè)計(jì)理念。 ● 用軟件的方式設(shè)計(jì)硬件； ● 用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由相關(guān)軟件自動完成的； ● 在設(shè)計(jì)過程中可以用軟件進(jìn)行各種仿真驗(yàn)證； ● 現(xiàn)代 EDA工具具有高層綜合和優(yōu)化功能，能夠在系統(tǒng)級進(jìn)行綜合、優(yōu)化和仿真，從而縮短設(shè)計(jì)周期，提高工作效率； ● 系統(tǒng)可以現(xiàn)場編程，在線升級； ● 整個(gè)系統(tǒng)易集成、體積小、功耗低且可靠性高； ● 帶有嵌入 IP 核的 ASIC設(shè)計(jì)，提供軟硬件協(xié)同設(shè)計(jì)； ● 提供開放和標(biāo)準(zhǔn)化的操作環(huán)境，容易實(shí)現(xiàn)資源共享和設(shè)計(jì)移植； ● 支持并行設(shè)計(jì)，適合團(tuán)隊(duì)協(xié)作、分工設(shè) 計(jì)。 ● 實(shí)驗(yàn)開發(fā)系統(tǒng)。 它主要經(jīng)歷了計(jì)算機(jī)輔助設(shè)計(jì) (Computer Aided Design， CAD)、計(jì)算機(jī)輔助工程設(shè)計(jì) (Computer Aided Engineering Design， CAED)和電子設(shè)計(jì)自動化 (Electronic System 第 1 章 EDA 概 述 ? 3 ? Design Automation， EDA)三個(gè)階段。 20 世紀(jì) 80 年 代，市場上相繼出現(xiàn)了集成上萬晶體管的微