【正文】 除了敬佩 謝麗君 老師的專業(yè)水平以外， 她 的治學(xué)嚴(yán)謹(jǐn)和科學(xué)研究的精神也是我永遠(yuǎn)學(xué)習(xí)的榜樣，并將積極影響我今后的學(xué)習(xí)和工作，我才得以解決畢業(yè)設(shè)計(jì)中遇到的種種問題。 圖 44：輸入模塊 輸出模塊 東西和南北方向的紅綠燈和數(shù)碼管的顯示見圖 46。 ⑧ CPLD 保密性好 ,FPGA 保密性差。 CPLD 的編程采用 E2PROM 或FASTFLASH 技術(shù) ,無需外部存儲器芯片 ,使用簡單。 ① CPLD 更適合完成各種算法和組合邏輯 ,FPGA 更適合于完成時(shí)序邏輯。 7128 這塊芯片各管腳已引出，將數(shù)碼管、搶答開關(guān)、指示燈、蜂鳴器通過導(dǎo)線分別接到芯片板上，通電測試，當(dāng)搶答開關(guān)按下，對應(yīng)位的指示燈應(yīng)當(dāng)亮，答對以后，裁判給加分后，看此時(shí)數(shù)碼顯示加分結(jié)果是否正確，如發(fā)現(xiàn)有問題，可重新修改原理圖或硬件描述語言，完善設(shè)計(jì)。 的 特點(diǎn) CPLD 具有 編程 靈活、集成度高、設(shè)計(jì)開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無需測試、保密性強(qiáng)、價(jià)格大眾化等 特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的 原型設(shè)計(jì) 和產(chǎn)品生產(chǎn) (一般在 10,000 件以下 )之中。其基本設(shè)計(jì)方法是借助集成開發(fā) 軟件 平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（ “在系統(tǒng) ”編程 ）將代碼傳 送到目標(biāo) 芯片 中，實(shí)現(xiàn)設(shè)計(jì)的 數(shù)字系統(tǒng) ?！? 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計(jì)（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 14 WHEN 7=S=”1110000”。 END sevenv。 END IF。 2）分頻器程序： ENTITY clkdiv IS PORT(clk:IN STD_LOGIC。 end if。 thew:=thew1。 tlew:=0100。 aew:=39。 ewy=39。 when red=if aew=39。 end if。139。 begin if clk39。 ewr,ewy,ewg:out std_logic。圖 22 即為 MAX+PLUS 編譯器編譯對話框。 MAX+PLUSII 是 最優(yōu)秀的 PLD 開發(fā)平臺之一，適合開發(fā)中小規(guī)模PLD/FPGA。目前 Altera 已經(jīng)停止開發(fā) MaxplusII，而轉(zhuǎn)向 QuartusII 軟件平臺。 VHDL 是一種強(qiáng)類型語言，要求設(shè)計(jì)實(shí)體中的每一個(gè)常數(shù)、信號、函數(shù)以及設(shè)定的各種參量都必須具有確定的數(shù)據(jù)類型，并且相同的數(shù)據(jù)類型的量才能相互傳遞和作用。 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計(jì)（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 5 實(shí)體是 VHDL 的硬件抽象 , 它表示具有明確的輸入、輸出的硬件設(shè)計(jì)的一部分。 電子系統(tǒng)利用 VHDL 設(shè)計(jì)時(shí)，設(shè)計(jì)方法有系統(tǒng)行為級描述算法，寄存器傳輸級算法和結(jié)構(gòu)級描述； VHDL 源代碼是作為 EDA 綜合工具的輸入代碼，因此有效的 VHDL 建模風(fēng)格是控制綜合結(jié)果的最為 有效的手段。 同時(shí)，與其他的硬件描述語言相比， VHDL 還具有以下特點(diǎn)： （ 1） VHDL 具有更強(qiáng)的行為描述能力。 VHDL 在電子設(shè)計(jì)中具有以下優(yōu)點(diǎn)： （ 1）全方位硬件描述 — 從系統(tǒng)到電路。 VHDL 是一種符號，并且是簡明完全 定義的語言參考手冊 (LRM)。每個(gè)設(shè)計(jì)人員可以充分利用軟件代碼，提高開發(fā)效率，縮短研發(fā)周期，降低研發(fā)成本，易于進(jìn)行功能擴(kuò)展，可以利用頻率計(jì)的核心技術(shù)，改造成其它產(chǎn)品。紅燈是禁行信號，面對紅燈的車輛必須在交叉路口的停車線后停車。 1918 年，又出現(xiàn)了帶控制的紅綠燈和紅外線紅綠燈。但這一技術(shù)在 19 世紀(jì)就已出現(xiàn)了。 VHDL(即 超高速集成電路硬件描述語言 )是隨著可編程邏輯器件 (PLD)的發(fā)展而發(fā)展起來的一種硬件描述語言，主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，是電子設(shè)計(jì)自動(dòng)化 (EDA)的關(guān)鍵技術(shù)之一。 畢業(yè)設(shè)計(jì)（論文）報(bào)告 題 目 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 系 別 專 業(yè) 班 級 學(xué)生姓名 學(xué) 號 指導(dǎo)教師 2020年 4 月 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計(jì)（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) i 基于 VHDL 的交通燈系統(tǒng)設(shè)計(jì) 摘要 ： 當(dāng)今時(shí)代是一個(gè)自動(dòng)化時(shí)代，交通燈控制等很多行業(yè)的設(shè)備都與計(jì)算機(jī)密切相關(guān)。它采用一種自上而下 (topdown)的設(shè)計(jì)方法，即從系統(tǒng)總體要求出發(fā)，自上至下地逐步將設(shè)計(jì)內(nèi)容細(xì)化，如劃分為若干子模塊，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。 1858 年，在英國倫敦主要街頭安裝了以燃煤氣為光源的紅，藍(lán)兩色的機(jī)械扳手式信號燈，用以指揮馬車通行。帶控制的紅綠燈，一種是把壓力探測器安在地下，車輛一接近紅燈便變?yōu)榫G燈；另一種是用擴(kuò)音器來啟動(dòng)紅綠燈，司機(jī)遇紅燈時(shí)按一下嗽叭，就使紅燈變?yōu)榫G燈。黃燈是警告信號，面對黃燈的車輛不能越過停車線，但車輛已十分接 近停車線而不能安全停車時(shí)可以進(jìn)入交叉路口。實(shí)現(xiàn)方法靈活，調(diào)試方便，修改容易采用可編程邏輯器件（ CPLD）制作，利用軟件編程，下載燒制實(shí)現(xiàn)。除了其它硬件描述語言此套 VHDL, 這在一定程度上定義了一個(gè)專案方式的行為工具使用它們。 VHDL 具有功能強(qiáng)大的語言結(jié)構(gòu)， 可以用簡潔明確的代碼描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，而且覆蓋面廣，方法靈活。強(qiáng)大的行為描述能力避開了 具體的器件結(jié)構(gòu)， 是在邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。要建立 VHDL 源代碼，設(shè)計(jì)者必須了解 VHDL 與綜合結(jié)果的關(guān)系。結(jié)構(gòu)體指定設(shè)計(jì)實(shí)體輸入和輸出之間的行為、邏輯關(guān)系或功能 , 并且可以采用行為風(fēng)格、數(shù)據(jù)流風(fēng)格、結(jié)構(gòu)化風(fēng)格或 3 種風(fēng)格的混合形式進(jìn)行描述。 VHDL 作為強(qiáng)類型語言的好處是使用 VHDL 編譯或綜合工具很容易找出設(shè)計(jì)中的各種常見錯(cuò)誤。 Max+plusⅡ開發(fā)系統(tǒng)的特點(diǎn) 開放的界面 Max+plusⅡ 支持與 Cadence， Exemplarlogic， Mentor Graphics， Synplicty，Viewlogic 和其它公司所提供的 EDA 工具接口。 FPGA/CPLD 設(shè)計(jì)流程歸納為以下 4 個(gè)步驟，這與 ASIC 設(shè)計(jì)有相似之處。 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計(jì)（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 8 圖 22 ： MAX+PLUS 編譯器的編譯過程 項(xiàng)目校驗(yàn) 完成對設(shè)計(jì)的功能，時(shí)序仿真；進(jìn)行時(shí)序分析，判斷輸入輸出間的延遲。 ewth,ewtl:out std_logic_vector(3 downto 0))。event and clk=39。 ewg=39。 else thew:=0000。039。039。039。 aew:=39。 else tlew:=tlew1。 end if。 clk_div12:OUT STD_LOGIC)。 END IF。 ARCHTECTURE a OF sevenv IS BEGIN PROCESS(d) BEGIN CASE d IS WHEN 0=S=” 1111110” 。——7 WHEN 8=S=”1111111”。 CPLD 由可編程邏輯 宏單元 (MC， Macro Cell)圍繞中心的可編程互連 矩陣 單元組成。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路 的場合均可應(yīng)用 CPLD 器件。設(shè)計(jì)好后，如批量生產(chǎn)，可直接復(fù)制其他 CPLD 芯片，即寫入代碼即可。換句話說 ,FPGA 更適合于觸發(fā)器豐富的結(jié)構(gòu) ,而 CPLD 更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)。而 FPGA 的編程信息需存放在外部存儲器上 ,使用方法復(fù)雜。 ⑨ 一般情況下 ,CPLD 的功耗要比 FPGA 大 ,且集成度越高越明顯。 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計(jì)（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 20 圖 46：輸出模塊和數(shù)碼管 CPLD 模塊 CPLD 為主控制器，主要完成紅綠燈的信號顯示；分頻和倒計(jì)時(shí)的控制等功無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計(jì)（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 21 能，可下載程序詳情見第 一 章，見下圖 45。同時(shí)感謝我院、系領(lǐng)導(dǎo)對我們的教導(dǎo)和關(guān)注；感謝大學(xué)三年傳授我們專業(yè)知識的所有老師。在此我要感謝我的指導(dǎo)老師謝麗君 老師給我 悉心的幫助和對我耐心而細(xì)致的指導(dǎo)，細(xì)心地糾正 其 中的錯(cuò)誤。 時(shí) 鐘 發(fā) 生 電 路 CPLD控制電路 東西及南北 方向紅綠信號燈 電源模塊 數(shù)碼管顯示 北 東 西 輸入模塊 無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計(jì)（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 19 圖 43：時(shí)鐘模塊 輸入模塊 輸入模塊提供系統(tǒng)復(fù)位信號，如圖 34。其優(yōu)點(diǎn)是可以編程任意次 ,可在工作中快速編程 ,從而實(shí)現(xiàn)板級和系統(tǒng)級的動(dòng)態(tài)配置。 ⑤ CPLD 比 FPGA 使用起來更方便。 將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為 FPGA，如 Xilinx的 SPARTAN無錫科技職業(yè)學(xué)院畢業(yè)設(shè)計(jì)（論文） 基于 VHDL 交通燈系統(tǒng)的設(shè)計(jì) 17 系列、 Altera 的 FLEX10K 或 ACEX1K 系列等。打開集成開發(fā)軟件 (Altera 公司 Max+pluxII)→ 畫原理圖、寫硬件描述語言（ VHDL， Verilog） → 編譯 → 給出邏輯電路的輸入激勵(lì)信號，進(jìn)行仿真，查看邏輯輸出結(jié)果是否正確 → 進(jìn)行管腳輸入、輸出 鎖定（ 7128 的 64 個(gè)輸入、輸出管腳可根據(jù)需要設(shè)定） → 生成代碼 → 通過下載電纜將代碼傳送并存儲在 CPLD 芯片中。目前應(yīng)用已深入網(wǎng)絡(luò)、 儀器儀表 、汽車電子、 數(shù)控機(jī)床 、 航天