【正文】 高。它應(yīng)用大規(guī)模集成電路，微型機(jī)技術(shù)和通訊技術(shù)的發(fā)展成果，逐步形成了具有多種優(yōu)點(diǎn)和微型，中型，大型，超大型等各種規(guī)格的系列產(chǎn)品，應(yīng)用于從繼電器控 制系統(tǒng)到監(jiān)控計(jì)算機(jī)之間的許多控制領(lǐng)域。因此，它逐漸被可靠性高、通用性強(qiáng)的可編程序控制器 及微機(jī)控制系統(tǒng)所代替。 PLC 是一種用于自動(dòng)控制的專用微機(jī)，實(shí)質(zhì)上屬于微機(jī)控制方式。具有繼電器系統(tǒng)的直觀、易懂、易學(xué)，應(yīng)用操作和調(diào)試方便等優(yōu)勢(shì)。由于這種控制屬于隨機(jī)控制，各種輸入信號(hào)之間、輸出信號(hào)之間以及輸入信號(hào)和輸出信號(hào)之間互相關(guān)聯(lián)，邏輯關(guān)系處理起來(lái)非常復(fù)雜，這就給 PLC 編程帶來(lái)很大難度。所以在電梯的運(yùn)行控制中， PLC 的編程工作主要是針對(duì)各種信號(hào)進(jìn)行邏輯判斷和處理。 EDA 技術(shù)在硬件實(shí)現(xiàn)方面融合了大規(guī)模集成電路制造技術(shù)、 IC 版圖設(shè)計(jì)技術(shù)、 ASIC測(cè)試和封裝技術(shù)、 FPGA（ Field Programmable Gate Array） /CPLD(Complex Programmable Logic Device)編程下載技術(shù)、自動(dòng)測(cè)試技術(shù)等；在計(jì)算機(jī)輔助工程方面融合了計(jì)算機(jī)輔助設(shè)計(jì)（ CAD）、計(jì)算機(jī)輔助制造（ CAM）、計(jì)算機(jī)輔助測(cè)試（ CAT）、計(jì)算機(jī)輔助工程（ CAE）技術(shù)以及多種計(jì)算機(jī)語(yǔ)言的設(shè)計(jì)概念；而在現(xiàn)代電子學(xué)方面 則容納了跟多的內(nèi)容 ， 如電子線路設(shè)計(jì)理論、數(shù)字信號(hào)處理技術(shù)、數(shù)字系統(tǒng)建模和優(yōu)化技術(shù)及基于微波技術(shù)的長(zhǎng)線技術(shù)理論等。 VHDL 具有與具體硬件電路無(wú)關(guān)和設(shè) 計(jì)平臺(tái)無(wú)關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力， 在語(yǔ)言易讀性和層次化結(jié)構(gòu)化設(shè)計(jì)方面，表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。對(duì)于用 EDA 技術(shù)完成的一個(gè)確定的設(shè)計(jì)，可以利用相應(yīng)的工具平臺(tái)進(jìn)來(lái)邏輯綜合和優(yōu)化，完成設(shè)計(jì)任務(wù)。 綜上比較，本設(shè)計(jì)采用 EDA 技術(shù)實(shí)現(xiàn)對(duì)電梯的控制。使用 VHDL 語(yǔ)言進(jìn)行程序設(shè)計(jì)，在 QuartusII軟件上對(duì)程序進(jìn)行編譯、 仿真 。 利用 EDA 工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出 IC 版圖或 PCB版圖的整個(gè)過(guò)程的計(jì)算機(jī)上自動(dòng)處理完成。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過(guò)程和設(shè)計(jì)觀念，促進(jìn)了 EDA 技術(shù)的迅速發(fā)展。 江蘇大學(xué)學(xué)士學(xué)位論文 7 現(xiàn)在對(duì) EDA 的概念或范疇用得很寬。 EDA 技術(shù)在進(jìn)入 21 世紀(jì)后，得得到了更大的發(fā)展，突出表現(xiàn)在以 下幾個(gè)方面： （ 1）使電子設(shè)計(jì)成果以自主知識(shí)產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為可能。 （ 5）更大規(guī)模的 FPGA 和 CPLD 器件的不斷推出。 （ 9）系統(tǒng)級(jí)、行為驗(yàn)證級(jí)硬件描述語(yǔ)言（如 system C）的出現(xiàn)，使復(fù)雜電子系統(tǒng)的設(shè)計(jì)和驗(yàn)證趨于簡(jiǎn)單。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的應(yīng)用，并逐步取代了原有的非標(biāo)準(zhǔn)硬件描述語(yǔ)言。 VHDL 具有良好的適應(yīng)性，用 VHDL 進(jìn)行電子系統(tǒng)設(shè)計(jì)的一個(gè)很大的優(yōu)點(diǎn)是設(shè)計(jì)者可以專心致力于其功能的實(shí)現(xiàn)，而不需要對(duì)不影響功能的與工藝有關(guān)的因素花費(fèi)過(guò)多的時(shí)間和精力。 實(shí)體 說(shuō)明單元的一般語(yǔ)句結(jié)構(gòu) 如下： ENTITY 實(shí)體名 IS [GENERIC（ 參 數(shù)名：數(shù)據(jù)類(lèi)型） ； ] [PORT(端口表 )； ] END ENTITY 實(shí)體名； 由于 PORT 說(shuō)明語(yǔ)句是對(duì)一個(gè)設(shè)計(jì)實(shí)體界面的說(shuō)明及對(duì)設(shè)計(jì)實(shí)體與外部電路的接口通道的說(shuō)明，其中包括對(duì)每一個(gè)借口的輸入輸出模式和數(shù)據(jù)類(lèi)型的定義 。這個(gè)模塊利用順序語(yǔ)句來(lái)定義和完成算法。這些信息可以是預(yù)先定義好的數(shù)據(jù)類(lèi)型、子程序等設(shè)計(jì)單元的集合體（程序包），或預(yù)先設(shè)計(jì)好的各種設(shè)計(jì)實(shí)體（元件庫(kù)程序包）。 （ 5） VHDL 程序包 為了使已定義的常數(shù)、數(shù)據(jù)類(lèi)型、元件調(diào)用說(shuō)明以及子程序等能被更多其他的設(shè)計(jì)實(shí)體方便的訪問(wèn)和共享，可以將它們收集在一個(gè) VHDL 程序包中。 VHDL 的特點(diǎn) 應(yīng)用 VHDL 進(jìn)行系統(tǒng)設(shè)計(jì)，有以下幾方面的特點(diǎn)： (1)VHDL 語(yǔ)言功能強(qiáng)大 , 設(shè)計(jì)方式多樣 VHDL 語(yǔ)言具有強(qiáng)大的語(yǔ)言結(jié)構(gòu) , 只需采用簡(jiǎn)單明確的 VHDL 語(yǔ)言程序就可以描述十分復(fù)雜的硬件電路。 既支持模塊化設(shè)計(jì)方法 , 也支持層次化設(shè)計(jì)方法。 VHDL 語(yǔ)言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類(lèi)型，也支持用戶定義的數(shù)據(jù)類(lèi)型，這樣便會(huì)給硬件描述 帶來(lái)較大的自由度。使其在任何大系統(tǒng)的設(shè)計(jì)中，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。當(dāng)硬件電路的設(shè)計(jì)描述完成以后 ,VHDL 語(yǔ)言允許采用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)。 由于 VHDL 語(yǔ)言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語(yǔ)言 , 因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享 , 從而減小硬件電路設(shè)計(jì)的工作量 , 縮短開(kāi)發(fā)周期。 Quartus II 開(kāi)發(fā)工具人機(jī)界面友好、易于使用、性能優(yōu)良，并自帶編譯、仿真功能。 QuartusII 允許來(lái)自第三方的 EDIF 文件輸入，并提供了很多 EDA 軟件的接口， QuartusII 支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方式完成的模塊（元件）進(jìn)行調(diào)用，從而解決了原理圖與 HDL 混合輸入設(shè)計(jì)的問(wèn)題。由于電路中毛刺現(xiàn)象的存在，信號(hào)的純凈度降低，單個(gè)毛刺往往被誤作為系統(tǒng)狀態(tài)轉(zhuǎn)換的觸發(fā)信號(hào)，嚴(yán)重影響電梯的正常工作。 信號(hào)存儲(chǔ)模塊 電梯控制器的請(qǐng)求輸入信號(hào)有 18 個(gè)（電梯外有 6 個(gè)上升請(qǐng)求和 6 個(gè)下降請(qǐng)求的用戶輸入端口，電梯內(nèi)有 6 個(gè)請(qǐng)求用戶輸入端口），由于系統(tǒng)對(duì)內(nèi)、外請(qǐng)求沒(méi)有設(shè)置 優(yōu)先級(jí)，各樓層的內(nèi)、外請(qǐng)求信號(hào)被采集后可先進(jìn)行運(yùn)算，再存到存儲(chǔ)器中。一般情 況下，電梯工作起始點(diǎn)是第一層，起始狀態(tài)是等待狀態(tài)，啟動(dòng)條件是收到上升請(qǐng)求。 系統(tǒng)的顯示輸出包括數(shù)碼管樓層顯示、數(shù)碼管請(qǐng)求信號(hào)顯示和表征運(yùn)動(dòng)方向的箭頭江蘇大學(xué)學(xué)士學(xué)位論文 13 形指示燈的開(kāi)關(guān)信號(hào)。電梯使用時(shí)，系統(tǒng)結(jié)合相應(yīng)的電梯使用規(guī)范完全可以滿足人們的需要，而且效率比較高。 電梯接收到請(qǐng)求信號(hào)后，都必須作預(yù)操作。 （ 2）電梯處于各樓層時(shí)的運(yùn)行情況： 處于一 樓時(shí)，電梯只可能接收到上升 請(qǐng)求信號(hào)。 處于 六 樓時(shí)，電梯只可能接收到下降的請(qǐng)求信號(hào)。 江蘇大學(xué)學(xué)士學(xué)位論文 14 圖 31 電梯運(yùn)行狀態(tài)圖 在電梯運(yùn)行過(guò)程中，存在一個(gè)如何處理信號(hào)優(yōu)先的問(wèn)題。 （ 3）對(duì)電梯開(kāi)門(mén)、關(guān)門(mén)、報(bào)警等內(nèi)部信號(hào)處理分析。在電梯進(jìn)行完關(guān)門(mén)倒數(shù)計(jì)時(shí)、超重排除以及故障排除后，關(guān)門(mén)使能信號(hào)將促使電梯關(guān)門(mén)進(jìn)入預(yù)操作狀態(tài)。 圖 33 電梯控制器原理圖 程序流程分析 電梯的運(yùn)行規(guī)則確立后，需對(duì)整個(gè)控制程序的設(shè)計(jì)作一個(gè)流程規(guī)范。因此程序運(yùn)行需經(jīng)過(guò)以下流程：VHDL 庫(kù)調(diào)用；確立控制器的端口及相關(guān)的寄存器；根據(jù)電梯運(yùn)行規(guī)則，設(shè)計(jì)相關(guān)運(yùn)行描述；對(duì)電梯內(nèi)外信號(hào)進(jìn)行處理。 其分布如圖 35 所示。 （ 1） 調(diào)用 VHDL 庫(kù) library ieee。 （ 2） entity 實(shí)體設(shè)計(jì)模塊 entity dianti is port ( clk : in std_logic。 電梯外人的下降請(qǐng)求信號(hào) d1,d2,d3,d4,d5,d6 : in std_logic。電梯所在樓層顯示（數(shù)碼管顯示） led_c_u:out std_logic_vector(5 downto 0)。看門(mén)狗報(bào)警信號(hào) ud,alarm : out std_logic。 電梯內(nèi)人請(qǐng)求信號(hào)寄存信號(hào) signal c_u11,c_u22,c_u33,c_u44,c_u55:std_logic。關(guān)門(mén)延時(shí)計(jì)數(shù)器 signal q2:integer range 0 to 9。電梯運(yùn)動(dòng)方向信號(hào)寄存器 signal en_up,en_dw:std_logic。 elsif g2=39。139。139。039。139。039。039。 電梯前一運(yùn)動(dòng)狀態(tài)為下降 elsif d22=39。 then 江蘇大學(xué)學(xué)士學(xué)位論文 20 d22=39。opendoor=39。en_up=39。 有下降請(qǐng)求，則電梯進(jìn)入預(yù)備下降狀態(tài) elsif dd_cc00000011 then en_up=39。 opendoor=39。 圖 36 七段數(shù)字顯示器 可發(fā)光段 a、 b、 c、 e、 g 形成一個(gè) 2 字。 then if clr=39。wahaha=39。 then alarm=39。 else door=00。039。139。up=39。開(kāi)門(mén)操作 elsif en_up=39。 then door=10。139。139。q1=q1+1。 elsif en_dw=39。 then door=10。139。039。q1=q1+1。 end if。039。 對(duì)電梯內(nèi)人請(qǐng)求信號(hào)進(jìn)行檢測(cè)和寄存 elsif d2=39。139。 then d44=d4。 elsif d6=39。 if c_u1=39。139。 then c_u33=c_u3。 elsif c_u5=39。 if c_d2=39。139。 then c_d44=c_d4。 elsif c_d6=39。 dd=d66amp。d22amp。amp。c_u22amp。c_d44amp。039。 電梯運(yùn)動(dòng)狀態(tài)顯示 led_d=dd。 程序調(diào)試 （ 1）建立好工作目錄，以便設(shè)計(jì)工程項(xiàng)目的存儲(chǔ)，打開(kāi) QuartusII 軟件，其初始界面如圖 37 所示。 圖 39 程序輸入界面 （ 4） 輸入完畢后，需要對(duì)程序進(jìn)行保存。選擇菜單 “Project”中的 “Set as TopLevel Entity”。 江蘇大學(xué)學(xué)士學(xué)位論文 25 第四章 程序仿真 建立波形輸入 （ 1）編譯完成后，新建 波形編輯器進(jìn)行設(shè)計(jì)仿真。 （ 3）將工程 dianti 的端口信號(hào)名選入 波形編輯器中。 圖 43 設(shè)置時(shí)鐘 clk 的周期 電梯功能的實(shí)現(xiàn)與仿真 仿真步驟 （ 1） 仿真器參數(shù)設(shè)置。 仿真結(jié)果如下圖 45。 2. 電梯經(jīng)過(guò)準(zhǔn)備上升狀態(tài)后，進(jìn)入上升狀態(tài)，到達(dá) 2 樓， 3 樓時(shí)，不停繼續(xù)前進(jìn)。 江蘇大學(xué)學(xué)士學(xué)位論文 29 圖 47 電梯控制程序仿真局部放大圖 2 從 圖 47 可以看出： 1. 電梯到達(dá) 3 樓時(shí)，響應(yīng)請(qǐng)求（ c_d3），開(kāi)門(mén)載客；進(jìn)入預(yù)備下降狀態(tài)。039。 5. 電梯接受到 deng、 c_d3 和 d3 電梯重新進(jìn)入預(yù)備下降狀態(tài)，并且 c_d3 和 d3 信號(hào)都可以對(duì) q2（ q23 時(shí)）進(jìn)行清零處理。 江蘇大學(xué)學(xué)士學(xué)位論文 31 結(jié) 論 電梯控制器系統(tǒng)設(shè)計(jì)已經(jīng)全部完成，基本實(shí)現(xiàn)了預(yù)期 的 效果，實(shí)現(xiàn)了電梯按預(yù)定運(yùn)行規(guī)則上升、下降、載客等功能，并設(shè)計(jì)了提前關(guān)門(mén)功能，使電梯運(yùn)行更 快 捷，設(shè)計(jì)了關(guān)門(mén)延時(shí)功能、超載報(bào)警功能、故障報(bào)警功能，使電梯運(yùn)行更加安全 更加可靠。 在本設(shè)計(jì)過(guò)程中還 需要改進(jìn)的地方有，電梯運(yùn)行規(guī)則的優(yōu)化 （如設(shè)計(jì)閑時(shí)忙時(shí)控制規(guī)則） 、電梯運(yùn)行速度的控制、 設(shè)計(jì)更多的報(bào)警功能等。如今，伴隨著這篇畢業(yè)論文的最終成稿，復(fù)雜的心情煙消云散，自己甚至還 有一點(diǎn)成就感。再次謹(jǐn)向 陸老師 表示衷心的感謝和崇高的敬意。 本文參考了大量的文獻(xiàn)資料，在此，向各學(xué)術(shù)界的前輩們致敬！ 江蘇大學(xué)學(xué)士學(xué)位論文 33 參考文獻(xiàn) [1] 潘松，黃繼業(yè) . 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