【正文】 PU 和主存儲器 MM 合成為主機。 計算機軟件 ： 計算機運行所需的程序及相關(guān)資料。 計算機硬件 ：指計 算機 中的電子線路和物理裝置 。 7. 解釋下列概念： 主機、 CPU、主存、存儲單元、存儲元件、存儲基元、存儲元、存儲字、存儲字長、存儲容量、機器字長、指令字長。 存儲單元 ： 可存放一個機器字并具有特定存儲地址的存儲單位 。 存儲容量 ： 存儲器中可存二進制代 碼的總量；（通常主、輔存容量分開描述） 。 CPU： Central Processing Unit，中央處理機（器）， 是計算機硬件的核心部件，主要由運算器和控制器組成。 ALU： Arithmetic Logic Unit，算術(shù)邏輯運算單元， 為 運算器 的核心部件，其功能是進行 算術(shù) 、 邏輯運算 。 MDR： Memory Data Register，存儲器數(shù)據(jù)緩沖寄存器， 在 主存中用來存放從某單元讀出、或 要 寫入某存儲單元 的 數(shù)據(jù) 。假設(shè)主存容量為256M*32 位，在指令字長、存儲字長、機器字長相等的條件下，指出圖中各寄存器的位數(shù)。 ? 通過地址來源區(qū)分， 由 PC 提供 存儲單元 地址 的取出的是指令，由指令地址碼部分提供 存儲單元地址的取出的是 操作數(shù)。通用計算機適應(yīng)性強，但犧牲了效率、速度和經(jīng)濟性，而專用計算機是最有效、最經(jīng)濟和最快的計算機，但適應(yīng)性很差。 為了減輕總線負載，總線上的部件應(yīng)通過三態(tài)驅(qū)動緩沖電路與總線連通。 總線寬度 ： 通常指數(shù)據(jù)總線的根數(shù)； 總線帶寬 ： 總線的數(shù)據(jù)傳輸率，指單位時間內(nèi)總線上傳輸數(shù)據(jù)的位數(shù)； 總線復用 ： 指同一條信號線可以分時傳輸不同的信號。適合于速度差別不大的場合 。 11. 畫一個具有雙 向傳輸功能的總線邏輯圖。 T 和 cp 的時間關(guān)系如圖 （ 1） 所示。 圖 (2) 第 四 章 3. 存儲器的層次結(jié)構(gòu)主要體現(xiàn)在什么地方？為什么要分這些層次？計算機如何管理這些層次？ 答：存儲 器的層次結(jié)構(gòu)主要體現(xiàn)在 Cache主存和主存 輔存這兩個存儲層次上。 主存與 CACHE 之間的信息調(diào)度功能全部由硬件自動完成。 解：存取周期和存取時間的主要區(qū)別是：存取時間僅為完成一次操作的時間，而存取周期不僅包含操作時間，還包含操作后線路的恢復時間。 解：存儲容量是 64KB 時，按字節(jié)編址的尋址范 圍就是 64K， 如按字編址，其尋址范圍為： 64K / （ 32/8） = 16K 主存字地址和字節(jié)地址的分配情況 ：（略） 。 解：刷新 ： 對 DRAM 定期進行的全部重寫過程； 刷新原因 ： 因電容泄漏而引起 的 DRAM 所存信息的衰減需要及時補充，因此安排了定期刷新操作； 常用的刷新方法有三種 ： 集中式、分散式、異步式。 10. 半導體存儲器芯片的譯碼驅(qū)動方式有幾種？ 解：半導體存儲器芯片的譯碼驅(qū)動方式有兩種：線選法和重合法。 11. 一個 8K 8 位的動態(tài) RAM 芯片，其內(nèi)部結(jié)構(gòu)排列成 256 256 形式，存取周期為 s。首先應(yīng)確定各級的容量： 頁面容量 = 總?cè)萘? / 頁面數(shù) = 64K 8 / 4 = 16K8 位 ， 4片 16K 8字串聯(lián)成 64K 8位 組容量 = 頁面容量 / 組數(shù) = 16K8 位 / 16 = 1K8 位 ， 16 片 1K 8 位字串聯(lián)成 16K 8 位 組內(nèi)片數(shù) = 組容量 / 片容量 = 1K8 位 / 1K4 位 = 2 片 ，兩片 1K 4 位芯片位并聯(lián)成 1K 8 位 存儲器邏輯框圖：（ 略 ） 。片字數(shù) 減 片位數(shù)均按 2 的冪變化?，F(xiàn)有下列存儲芯片： ROM（ 2K8 位，4K4 位， 8K8 位）， RAM（ 1K4 位， 2K8 位， 4K8 位），及 74138 譯碼器和其他門電路（門電路自定）。 （ 4）根據(jù)（ 1）的連接圖，若出現(xiàn)地址線 A13與 CPU 斷線，并搭接到高電平上，將出現(xiàn)什么后果？ 解：（ 1） CPU 與存儲器芯片連接邏輯圖： C P UR A M 07 4 1 3 8R A M 1D 0D 7A 1 2A 00Y12Y7YA 1 5A 1 4A 1 3MR EQA2G B2G1ABC CSCS CS. . .. . .. . .. . . . . . . . .. . .......R A M 7. . ....W/RWEWE WE+ 5 V （ 2）地址空間分配圖： RAM0:0000H1FFFH RAM1:20xxH3FFFH RAM2:4000H5FFFH RAM3:6000H7FFFH RAM4:8000H9FFFH RAM5:A000HBFFFH RAM6:C000HDFFFH RAM7:E000HFFFFH （ 3）如果運行時發(fā)現(xiàn)不論往哪片 RAM寫入數(shù)據(jù)后，以 A000H為起始地址的存儲芯片 (RAM5)都有與其相同的數(shù)據(jù)，則根本的故障原因為：該存儲芯片的片選輸入端很可能總是處于低電平。若對 A13=0 的地址空間（偶數(shù)片）進行訪問，只能錯誤地訪問到 A13=1 的對應(yīng)空間 (奇數(shù)片 )中去。 當有效信息為 1110 時， c3c2c1=101,漢明碼為 1011110。存儲系統(tǒng)中 Cache— 主存層次采用了程序訪問的局部性原理。 3）可提高存取速度。 3）數(shù)據(jù) Cache 對不同數(shù)據(jù)類型的支持更為靈活，既可支持整數(shù)（例 32 位），也可支持浮點數(shù)據(jù)（如 64 位）。試問主存和高速存儲器的地址各為幾位？畫出主存地址格式。 （ 2）階碼和尾數(shù)均為補碼 。 （ 1）無符號數(shù)； （ 2）原碼表示的定點小數(shù) 。 （ 6）浮點數(shù)的格式為：階碼 6 位 （含 1 位 階符 ）， 尾數(shù) 10 位（ 含 1位 數(shù)符）。 [x1]原 = 1010； [y1]補 = 0100； [z1]反 = 1111； [x2]原 = 1000； [y2]補 = 1000； [z2]反 = 1000； [x3]原 = 1001； [y3]補 = 1001； [z3]反 = 1001。 （ 3） A=3/16， B=9/32，求 A+B。y] 補 . （ 1） x=2011 100 ， y=2010 （ 100）； （ 2） x=2011 （ 010）， y=2010 （ 111）； （ 3） x=2101 （ 101）， y=2100 （ 111)。 （ 3）用 74181 和 74182 畫出單重和雙重分組的并行進位鏈框圖。 結(jié)論：雙重分組并行進位的最長進位時間只與組數(shù)和級數(shù)有關(guān)，與組內(nèi)位數(shù)無關(guān)。 3. 什么是指令字長、機器字長和存儲字長？ 答： 略。 5. 對于二地址指令而言，操作數(shù)的物理地址可安排在什么地方？舉例說明。此時， K= 24 （ N/26 + M/212 ）； 當（ N/26 + M/212 ） ?1 時（ N/26 + M/212 向上取整）， K 最大，則二地址指令最多有：Kmax=161=15 種（只留一種編碼作擴展標志用。 略。 （ 2）直接尋址的最大范圍為 26=64。間接尋址在指令的執(zhí)行階段要多次訪存 (一次間接尋址要兩次訪存，多次間接尋址要多次訪存 )，故執(zhí)行時間最長。安排如下： 硬件設(shè)段寄存器 DS（ 16 位），用來存放段地址。 方案三： 在采用單字長指令（ 16 位）格式時，還可通過頁面尋址方案使指令尋址范圍擴大到 4M。 （ 8） 為使一條轉(zhuǎn)移指令能轉(zhuǎn)移到主存的任一位置，尋址范圍須達到 4M，除了采用 (7) 方 案一中的 雙字長一地址指令 的格式外，還可配置 22 位的基址寄存器或 22 位的變址寄存器，使 EA = (BR) + A （ BR 為 22 位的基址寄存器 )或 EA =（ IX） + A(IX為 22 位的變址寄存器 )，便可訪問 4M 存儲空間。假設(shè)指令字長等于機器字長，試回答 以下問題 ： （ 1）如果主存可直接或間接尋址，采用寄存器 — 存儲器型指令，能直接尋址的最大存儲空間是多少？畫出指令格式并說明各字段的含義。 基址尋址可訪問存儲空間為： 232字。 由于計算機中各種指令執(zhí)行所需的時間差異很大，因此為了提高 CPU 運行效率，即使在同步控制的機器中，不同指令的指令周期長度都是不一致的，也就是說指 令周期對于不同的指令來說不是一個固定值。 （ 1）畫出完成間接尋址的取數(shù)指令 LDAX（將主存某地址單元 X 的內(nèi)容取至 AC 中）的數(shù)據(jù)流（從取指令開始）。 為簡單起見，本題采用單總線將題 中 所給部件連接起來，框圖如下： P C M A R A CM D R C US P I Rb u s地 址 線 數(shù) 據(jù) 線 控 制 線? （ 1） LDAX 指令周期 數(shù)據(jù) 流程圖： P C→ M A RM (M A R )→ M D R(M D R )→ IRP C + 1→ P CA d (IR )→ M A RM (M A R )→ M D RM D R→ A d (IR )A d (IR )→ M A RM (M A R )→ M D RM D R→ A C （ 2）中斷周期流程圖如下： S P 1→ S PP C→ M D RM D R→ M (M A R )向 量 地 址 → P C0→ E IN TS P→ M A R 注 ： 解這道題有兩個要素，首先要根據(jù)所給部件設(shè)計好數(shù)據(jù)通路，即確定信息流動的載體。在中斷周期， CPU 應(yīng)完成保存斷點、將中斷向量送 PC 和關(guān)中斷等工作。 并行性又分為粗粒度并行和細粒度并行兩類。 指令二級流水和四級流水示意圖如下： I F ， I D E X ， W RI F ， I D E X ， W RI F ， I D E X ， W R二 級 指 令 流 水 示 意 圖 四 級 指 令 流 水 示 意 圖I F I D E X W RI F I D E X W RE X W RI F I D 四級流水更能提高處理機的速度。當 EINT=1 時，表示允許中斷（開中斷），當 EINT=0 時，表示禁止中斷（關(guān)中斷）。 24. 現(xiàn)有 A、 B、 C、 D 四個中斷源，其優(yōu)先級由高向低按 A、 B、 C、 D 順序排列。 CPU 執(zhí)行程序的軌跡圖如下： 0 1 0 2 0 3 0 4 0 5 0 6 0 7 0 8 0 9 0 1 0 0 1 1 0 1 2 0 1 3 0 1 4 0 t / u sB 與 C 請 求B 請 求D 請 求C 服 務(wù)B 服 務(wù)A 服 務(wù)程 序D 服 務(wù)A 請 求B 服 務(wù)C 服 務(wù)D 服 務(wù)A 服 務(wù)B 服 務(wù)B 服 務(wù) 25. 某機有五個中斷源 L0、 L L L L4，按中斷響應(yīng)的優(yōu)先次序由高向低排序為 L0? L1?L2?L3?L4，根據(jù)下示格式， 現(xiàn)要求中斷處理次序改為 L1?L4?L2?L0?L3，根據(jù)下面 的格式，寫出各中斷源的屏蔽字。 解： A、 B、 C 設(shè)備的響應(yīng)優(yōu)先級為 A 最高、 B 次之、 C 最低，處理優(yōu)先級為 A 最高、 C 次之、B 最低。 4. 能不能說機器的主頻越快，機器的速度就越快，為什么？ 解：不能說機器的主頻越快，機器的速度就越快。計算如下： A 機平均指令周期 =1/= A 機時鐘周期 =1/8MHz=125ns A 機機器周期 =125ns4=500ns= A 機每個指令周期中含機器周期個數(shù) =247。 7. 某 CPU 的主頻為 10MHz，若已知每個機器周期平均包含 4 個時鐘周期，該機的平均指令執(zhí)行速度為 1MIPS，試求該機的平均指令周期及每個指令周期含幾個機器周期？若改用時鐘周期為 的 CPU 芯片，則計算機的平均指令執(zhí)行速度為多少 MIPS？若要得到平均每秒80 萬次的指 令執(zhí)行速度，則應(yīng)采用主頻為多少的 CPU 芯片？ 解：先通過主頻求出時鐘周期時間，再進一步求出機器周期和平均指令周期。= 時鐘周期 = 247。 ≈ 若 CPU 芯片升 級 為 10MHz， 時鐘周期 = 1/10MHz= 指令平均運行時間 = = 機器平均運行速度 = 1/≈1. 3MIPS 10. 試比較同步控制、異步控制和聯(lián)合控制的區(qū)別。 11. 設(shè) CPU 內(nèi)部結(jié)構(gòu)如圖 所示，此外還設(shè)有 B、 C、 D、 E、 H、 L 六個寄存器，它們各自的輸入和輸出端都與內(nèi)部總線相通，并分別受控制信號控制（如 Bi 為寄存器 B 的輸入控制；Bo 為 B 的輸出