【正文】 一芯片上 ,它通常是客戶定制的 ,或是面向特定用途的標(biāo)準(zhǔn)產(chǎn)品。 SOC技術(shù)發(fā)展 集成電路的發(fā)展已有 40 年的歷史，它一直遵循 摩爾 所指示的規(guī)律推進，現(xiàn)已進入深亞微米階段。 SoC (System on Chip)設(shè)計技術(shù)始于 20 世紀 90 年代中期 ,隨著半導(dǎo)體工藝技術(shù)的發(fā)展 ,IC 設(shè)計者能夠?qū)⒂鷣碛鷱?fù)雜的功能集成到單硅片上 , SoC 正是在集成電路 ( IC)向集成系統(tǒng) ( IS)轉(zhuǎn)變的大方向下產(chǎn)生的。 SOC 設(shè)計的關(guān)鍵技術(shù) 具體地說 ,SoC 設(shè)計的關(guān)鍵技術(shù)主要包括總線架構(gòu)技術(shù)、 IP核可復(fù)用技術(shù)、軟硬件協(xié)同設(shè)計技術(shù)、 SoC 驗證技術(shù)、可測性設(shè)計技術(shù)、低功耗設(shè)計 技術(shù)、超深亞微米電路實現(xiàn)技術(shù)等 ,此外還要做 嵌入式軟件 移植、開發(fā)研究 ,是一門跨學(xué)科的新興研究領(lǐng)域。 SoC與應(yīng)用概念 SoC 的核心技術(shù) 在傳統(tǒng)的應(yīng)用 電子系統(tǒng)設(shè)計 中，須要根據(jù)設(shè)計要求的功能模塊對整個系統(tǒng)進行綜合 ，即 根據(jù)設(shè)計要求的功能，尋找相應(yīng)的集成電路，再根據(jù)設(shè)計要求的技術(shù)指標(biāo)設(shè)計所選電路的連 接形式和參數(shù)。 很明顯，傳統(tǒng)應(yīng)用電子系統(tǒng)的實現(xiàn)，采用的是分布功能綜合技術(shù)。首先，功能的實現(xiàn)不再針對功能電路進行綜合，而是針對系統(tǒng)整體固件實現(xiàn)進行電路綜合，也就是利用 IP技術(shù)對系統(tǒng)整體進行電路結(jié)合。 SoC 的基礎(chǔ)設(shè)計思想 在傳統(tǒng)分布式綜合設(shè)計技術(shù)中，系統(tǒng)的固件特性往往難以達到最優(yōu)，原因是所使用的是分布式功能綜合技術(shù)。 對于 SoC來說，從 SoC 的核心技術(shù)可以看出，使用 SoC 技術(shù)設(shè)計應(yīng)用電子系統(tǒng)的基本設(shè)計思想就是實現(xiàn)全系統(tǒng)的固件集成。各種嵌入結(jié)構(gòu)的實現(xiàn)十分簡單，只要根據(jù)系統(tǒng)需要選擇相 應(yīng)的內(nèi)核，再根據(jù)設(shè)計要求選擇之相配合的 IP模塊，就可以完成整個系統(tǒng)硬件結(jié)構(gòu)。 SoC 技術(shù)使應(yīng)用電子系統(tǒng)設(shè)計工程師變成了一個面向應(yīng)用的電子器件設(shè)計工程師西叉歐。還有一種就是以可編程片上系統(tǒng) SoPC(System on a Programmable Chip)的方式來實現(xiàn)。 目前，大規(guī)?？删幊唐骷?FPGA 的單片集成度，已經(jīng)由原來的數(shù)萬門發(fā)展到數(shù)十 萬門甚至數(shù)百萬門，芯片的 I/O口也由原來的數(shù)十個發(fā)展到上千個，有的制造商還推出了含有硬核嵌入式系統(tǒng)的 IP。并在 FPGA 中嵌入了 8 階 IIR 切比雪夫（ Chebyshev） II 型數(shù)字低通濾波器，代替?zhèn)鹘y(tǒng)有源模擬濾波器實現(xiàn)了性能優(yōu)異的音頻濾波。 對音頻信號和數(shù)字信號處理的方法進一步鞏固 2 FPGA 開發(fā)技術(shù)概述 FPGA 技術(shù)特點 FPGA 是英文 Field Programmable GateArray（現(xiàn)場可編程門陣列）的縮寫，它是在 PAL、 GAL、 PLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物，是專用集成電路（ ASIC）中集成度最高的一種。作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路， FPGA 既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。在 PCB 完成以后，還可以利用 FPGA 的在線修改能力，隨時修改設(shè)計而不必改動硬件電路。加電時， FPGA 芯片將 EPROM 中數(shù)通信技術(shù)畢業(yè)論文 5 據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進入工作狀態(tài)。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 FPGA 可以用 VHDL 或 verilogHDL 來編程，靈活性強，由于能夠進行編程、除錯、 再編程和重復(fù)操作，因此可以充分地進行設(shè)計開發(fā)和驗證。 圖 1 FPGA 開發(fā)的一般流程 通信技術(shù)畢業(yè)論文 6 1． 電路功能設(shè)計 在系統(tǒng)設(shè)計之前，首先要進行的是方案論證、系統(tǒng)設(shè)計和 FPGA 芯片選擇等準(zhǔn)備工作。常用的方法有硬件描述語言（ HDL）和原理圖輸入方法等。目前，在實際開發(fā)中應(yīng)用最廣的就是 HDL 語言輸入法，利用文本描述設(shè)計，可以分為普通 HDL 和行為 HDL。 3． 功能仿真 功能仿真，也稱為前仿真，是在編譯之前對用戶所設(shè)計的電路進行邏輯功能驗證，此時的仿真沒有延遲信息，僅對初步的功能進行檢測。雖然功能仿真不是 FPGA 開發(fā)過程中的必需步驟，但卻是系統(tǒng)設(shè)計中最關(guān)鍵的一步。真實具體的門級電路需要利用 FPGA 制造商的布局布線功能，根據(jù)綜合后生成的標(biāo)準(zhǔn)門級結(jié)構(gòu)網(wǎng)表來產(chǎn)生。 通信技術(shù)畢業(yè)論文 7 5． 綜合后仿真 綜合后仿真檢查綜合結(jié)果是否和原設(shè)計一致。在功能仿真中介 紹的軟件工具一般都支持綜合后仿真。目前， FPGA 的結(jié)構(gòu)非常復(fù)雜，特別是在有時序約束條件時，需要利用時序驅(qū)動的引擎進行布局布線。時序仿真包含的延遲信息最全，也最精確，能較好地反映芯片的實際工作情況。 8． 板級仿真與驗證 板級仿真主要應(yīng)用于高速電路設(shè)計中，對高速系統(tǒng)的信號完整性、電磁干擾等特征進行分析，一般都以第三方工具進行仿真和驗證。邏輯分析儀（ Logic Analyzer，LA）是 FPGA 設(shè)計的主要調(diào)試工具，但需要引出大量的測試管腳，且 LA 價格昂貴。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。 NiosⅡ軟件介紹 Nios II 系列軟核 處理器是 Altera 的第二代 FPGA 嵌入式處理器，其性能超過 200DMIPS，在 Altera FPGA 中實現(xiàn)僅需 35 美分。 特別是， Nios II 系列支持使用專用指令。同時，Nios II 系列支持 60 多個外設(shè)選項，開發(fā)者能夠選擇合適的外設(shè)，獲得最合適的處理器、外設(shè)和接口組合，而不必支付根本不使用的硅片功能。 通信技術(shù)畢業(yè)論文 9 Nios II 處理器具有完善的軟件開發(fā)套件，包括編譯器、集成開發(fā)環(huán)境（ IDE）、JTAG 調(diào)試器、實時操作系統(tǒng)（ RTOS）和 TCP/IP 協(xié)議棧。此外， Nios II 開發(fā)套件包括兩個第三方實時操作系統(tǒng)（ RTOS） —— MicroC/OSII(Micrium)， Nucleus Plus(ATI/Mentor)以及供網(wǎng)絡(luò)應(yīng)用使用的 TCP/IP 協(xié)議棧。 Altera 公司推出的 Nios 嵌入式處理器軟核，通過軟件編程的方法可靈活地實現(xiàn)嵌入式處理器的功能，并且針對 FPGA 進行性能優(yōu)化，可大大提高系統(tǒng)性能。 2.Tool → SOPC Builder 打開 SOPC Builder。 5. 加入 OnChip Memory，類型選 RAM，位寬默認 32 bits， Total Memory選 48Kbytes，等會兒軟件要占用四十多 K 空間。最終系統(tǒng)組件列表如下： Generate生成 nios 系統(tǒng)，回到 Quartus II。 SEG7_BASE 的宏定義在 中，實際上就是在 SOPC Builder 中的 seg7_avalon 的基地址 0x00010800。而數(shù)字信號處理的輸出經(jīng)常也要變換到模擬域，這是通過 數(shù)模轉(zhuǎn)換器 實現(xiàn)的。而使數(shù)字信號處理從理論走向?qū)嵱玫氖?快速傅立葉變換 (FFT)， FFT 的出現(xiàn)大大減少了 DFT的運算量，使實時的數(shù)字信號處理成為可能、極大促進了該學(xué)科的發(fā)展。 根據(jù)信號的連續(xù)性、離散性、周期性、非周期性，傅里葉變換可以分為四種不同的形式。如：語音編碼中需要判斷語音的清濁音特征并提取濁音的基因周期；語音識別中需要提取符合人耳聽覺特性的到普參數(shù)等。如：語音信號的數(shù)字化、語音信號的端點檢測、預(yù)加重、加窗和分幀等，這些是不可忽視的語音信號分析的關(guān)鍵技術(shù)。配合 12 位 A/D 轉(zhuǎn)換芯片 AD1674，和前端自動增益放大電路，使在 50mV 到 5V 的測量范圍下，單一頻率功率及總功率測量誤差均控制在 1%以內(nèi)。因為受到模擬濾波器濾性能的限制，此種方法對我們來說實現(xiàn)起來非常困難。 所以我們選用方案二作為本音頻分析儀的實現(xiàn)方式。 Nios II 支持 C 語言編程方式，普通的 C 語言版的 FFT 稍加改正即可應(yīng)用到本方案中。 4 信號調(diào)理方案 AD1674 信號輸入滿偏電壓在雙極性時為177。 方案二：將前 端信號放大調(diào)理電路分為幾個檔，針對不同幅度的信號選擇合適的通道進行放大，放大倍數(shù)以當(dāng)前信號中的最大峰值為選擇基準(zhǔn)。傳統(tǒng)模擬方式或有源濾波芯片難以實現(xiàn)很好的頻帶外衰減。切比雪夫(Chebyshev) II 型低通 IIR 濾波器有平坦的通帶，等波紋的抑制頻帶、適中的過度頻帶，非常適合于音頻濾波。 方案一：通過測真有效值的方式實現(xiàn)，應(yīng)用普通的真有效值檢測芯片可以方便的測出信號在一定時間段內(nèi)的總功率。 7 總體方案確定： 經(jīng)過以上論證我們確定總體設(shè)計方案框圖如下： 圖 1系統(tǒng)整體方案框圖 設(shè)計流程 系統(tǒng)具體設(shè)計與實現(xiàn) 前端可控增益放大電路及增益控制電路 針對音頻信號的特點以及題目中對精度的要求，我們選用了特別適合音頻信號處理的經(jīng)典運放 NE5532。 放大電路同時設(shè)置了 1， 2, 20， 200， 4 個放大通道，分別對 10Vpp、5Vpp、 500mVpp、 50mVpp 信號進行不同放大，這樣將可測量信號的動態(tài)范圍擴展到了 10mV；電路圖見圖 21。每次采樣前對讀入峰峰值范圍并對電容放電以記錄下一次的峰峰值。直接轉(zhuǎn)換型速度快，如并聯(lián)比較器 A\D 轉(zhuǎn)換器。采樣 — 保持電路對輸入模擬信號抽取樣值，并展寬（保持）；量化是對樣值脈沖進行分級，編碼是將分級后的信號轉(zhuǎn)換成二進制代碼。該芯片內(nèi)部 自帶采樣保持器（ SHA）、 10伏基準(zhǔn)電壓源、時鐘源以及可和微處理器總線直接接口的暫存 /三態(tài)輸出緩沖器。專用指令是用戶增加的硬件模塊，它增加了算術(shù) 邏輯單元（ ALU）。將處理器實現(xiàn)為 HDL的 IP核，開發(fā)者能夠完全定制 CPU和外設(shè)，獲得恰好滿足需求的處理器。 FFT實現(xiàn)需要比較多的乘法和加法運算，因此構(gòu)建一個快速型 Nios II是有必要的。 配置步驟 （ 1） 新建一個 Quartus II工程， ToolsSopc Builder，進入到軟核開發(fā)環(huán)境。 （ 5） 加入調(diào)試模塊 jtag_uart，下載代碼和調(diào)試代碼都需要。 （ 9） 最后加入各種 PIO。為了對信號的正確穩(wěn)定地采集，必須再加上一個緩沖存儲器。 進行 FFT 的點數(shù)按 計算。其他分辨力類推。其相頻響應(yīng)及群延遲特性都比較好。 3 信號功率及各頻率分量功率計算： 連續(xù)傅立葉變換下的 帕斯瓦爾能量定率為： 若 則有 周期信號的帕賽瓦爾定理就是說 周期信號可以等效為各次諧波的疊加，因此傅里葉系數(shù)（也就是各次諧波的功率）的平方求和 與原信號的功率是相等的； 如果是復(fù)指數(shù)形式的傅里葉級數(shù)，因為復(fù)指數(shù)函數(shù)的功率等于其系數(shù)的模的平方，直接把傅里葉系數(shù)平方求和就行； 如果是三角形式的傅里葉級數(shù)，因為三角函數(shù)的功率等于其系數(shù)的模的平方的一半，需要把各次 諧波傅里葉系數(shù)平方求和的一半 與直流分量的平方相加。這是周期信號頻譜的最基本特點。要測出基頻更小的信號的周期性就要增加 FFT 的點數(shù)。 double img。 double PI。 void add(plex a,plex b,plex *c)。 void output()。 fft()。 plex up,down,product。i++) { l=( 1i )。kl。up)。 x[j+k+l]=down。i++) { W[i].real=cos(2*PI/size_x*i)。 通信技術(shù)畢業(yè)論文 23 for(i=0。 t=(unsigned) (log(size_x)/log(2))。 k=k1。 } } } void output() { int i。i++) { printf(%.4f,x[i].real)。 } } void add(plex a,plex b,plex *c) { creal=+。 } void sub(plex a,plex b,plex *c) { creal=。 信號功率測量結(jié)果 單位： W 信號總功 率 最大功率 次大功率 各頻率點功率和 各頻率功率和與 總功率誤差 理論值 0 本系統(tǒng)測得 % 信號功率及各頻率分量功率測量結(jié)果 單位： W 頻率 (Hz) 信號總功率 最大功率 次大功率 各頻點功率 和 誤差 1 f1=10K,f2=9K % 2 f1=1K,f2=3K % 3 f1=110,f2=100 % 4 f1=30,f2=20 % 綜合各項測試結(jié)果得總功率相對誤差小于 1%，各頻率功率誤差小于 2%。 通信技術(shù)畢業(yè)論文 26 動態(tài)范圍測量結(jié)果 100mV 50 mV 30 mV 10 mV 5 mV 可明顯分辨 可明顯分辨 可分辨 可分辨 不可分辨 6 周期性測試 使用 TFG2040 產(chǎn)生 1K 的方波、 正弦波、三角波進行測試：檢測為周期波 使用 TFG2040 產(chǎn)生 M 序列，檢測為非周期