《dds信號發(fā)生器》ppt課件-預(yù)覽頁
【正文】 實現(xiàn) DDS信號發(fā)生器的兩種技術(shù)方案 DDS集成芯片的技術(shù)方案 +FPGA的技術(shù)方案 V I N PD A C R s e t高 速 D D S3 2 位頻 率控 制字相 位控 制字頻 率 相 位 數(shù) 據(jù) 寄 存 器參 考 時 鐘 輸 入主 復(fù) 位字 裝 入 時 鐘1 位 4 0串 行 裝 入8 位 5 并行 裝 入頻 率 相 位 和 控 制 數(shù) 據(jù) 輸 入比 較 器1 0 位D A CQ O U TQ O U T BG N D+ V s模 擬 輸 出數(shù) 據(jù) 輸 入 寄 存 器＋－頻 率 更 新及 數(shù) 據(jù) 寄存 器 復(fù) 位A D 9 8 5 0D G N DD V D DR E S E TI O U TI O U T BA G N DA V D DD A C B L ( N C )V I N PV I N NA D 9 8 5 0 引 腳 排 列2 82 72 62 52 42 32 22 12 01 91 81 71 61 5D 4D 5D 6D 7 M S BD 1D 2D 1L S B D 0D G N DD V D DW _ C L KF Q _ U DC L K I NA G N DA V D DR s e tQ O U T BQ O U T1234567891 01 21 31 41 1V I N N專用 DDS集成芯片 —— AD9850 AD9850實現(xiàn)的 DDS信號發(fā)生器原理圖 U 1 A D 9 8 5 0D 0D 1D 2D 3D 4D 5D 6D 7W _ C L KF Q _ U DRS E TQ O U TQ O U T BC L K I NA V D DA V D DA G N DA G V DD V D DD V D DD G N DD G N DI O U TI O U T BR E S E TD A C B LV I N PV I N N43212 82 72 62 5781 21 31 491 11 81 01 962 352 42 12 02 21 61 5+ 5 V+ 5 VR 13 . 9 K143+ 5 VN CV C CG N DO U T20 . 1 μ FC 31 7D 0D 1D 2D 3D 4D 5D 6D 7P 1 . 60 . 1 u FC 10 . 1 u FC 2J 238721I N V O C MV M I DI N +V +O U T +O U T V + 5 V456U 3 L T 6 6 0 0 1 0R 2 R 3R 4R 54 3 0 Ω4 3 0 ΩJ 31 0 01 0 0P 1 . 5Mff ?? 32CL K INO U T 2 AD9850的參考時鐘 fCLKIN頻率為 125MHz，如要產(chǎn)生 50Hz的正弦波，可通過上式計算得到 4字節(jié)頻率字為 000006B6H。將低通濾波器LT660010輸出的正弦信號送電壓比較器的同相輸入端 VINP，LT6600第 7腳輸出的直流電平（其值為 VDD/2）送到比較器的反相輸入端 VINN，就可從 QOUT和 QOUTB輸出兩路與正弦信號頻率相同且互為反相的方波
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